SC20를 통해 본 HPC 기술 동향 HPC Technology Through SC20

Total Page:16

File Type:pdf, Size:1020Kb

SC20를 통해 본 HPC 기술 동향 HPC Technology Through SC20 Electronics and Telecommunications Trends SC20를 통해 본 HPC 기술 동향 HPC Technology Through SC20 어익수 (I.S. Eo, [email protected]) 슈퍼컴퓨팅기술연구센터 책임연구원 모희숙 (H.S. Mo, [email protected]) 슈퍼컴퓨팅기술연구센터 책임연구원 박유미 (Y.M. Park, [email protected]) 슈퍼컴퓨팅기술연구센터 책임연구원/센터장 한우종 (W.J. Han, [email protected]) 인공지능연구소 책임연구원/연구위원 ABSTRACT High-performance computing (HPC) is the underpinning for many of today’s most exciting new research areas, to name a few, from big science to new ways of fighting the disease, to artificial intelligence (AI), to big data analytics, to quantum computing. This report captures the summary of a 9-day program of presentations, keynotes, and workshops at the SC20 conference, one of the most prominent events on sharing ideas and results in HPC technology R&D. Because of the exceptional situation caused by COVID-19, the conference was held entirely online from 11/9 to 11/19 2020, and interestingly caught more attention on using HPC to make a breakthrough in the area of vaccine and cure for COVID-19. The program brought together 103 papers from 21 countries, along with 163 presentations in 24 workshop sessions. The event has covered several key areas in HPC technology, including new memory hierarchy and interconnects for different accelerators, evaluation of parallel programming models, as well as simulation and modeling in traditional science applications. Notably, there was increasing interest in AI and Big Data analytics as well. With this summary of the recent HPC trend readers may find useful information to guide the R&D directions for challenging new technologies and applications in the area of HPC. KEYWORDS 고성능컴퓨팅, 슈퍼컴퓨팅, 병렬컴퓨팅, 병렬프로그래밍 Ⅰ. 서론 를 분석하거나 사람의 인지기능을 학습하여 새로 운 인공지능을 구현하는 등 그 활용 범위를 넓혀가 슈퍼컴퓨터는 기존의 과학 연구와 기술 개발의 고 있다. 새로운 슈퍼컴퓨터의 고성능 요구는 엑사 활용에서 사람과 집단에서 만들어지는 빅데이터 스케일급의 컴퓨터 시대를 이끌었으며, 연구와 개 * DOI: https://doi.org/10.22648/ETRI.2021.J.360313 * 이 논문은 대한민국 정부(과학기술정보통신부)의 재원으로 한국연구재단 슈퍼컴퓨터개발선도사업의 지원을 받아 수행된 연구임[과 제번호: 2021M3H6A1017683]. 본 저작물은 공공누리 제4유형 출처표시+상업적이용금지+변경금지 조건에 따라 이용할 수 있습니다. ©2021 한국전자통신연구원 134 전자통신동향분석 제36권 제3호 2021년 6월 발이 국가 과학기술의 수준을 보여주고 있어 국가 구기관, 표준화 단체, 대학에서 참여하였다. 별로 개발에 매진하고 있다. SC 학회는 매년 미국 전체 일정의 첫째 주(11월 9일~13일)에 튜토리 에서 열리는 학회로 슈퍼컴퓨터의 여러 분야에 걸 얼과 워크숍이 진행되었으며, 둘째 주(11월 16일 친 연구 논문 발표와 개발 결과물이 전시되는 종합 ~19일)에 keynote, plenary, 논문 발표, 포스터 발 학술대회로 슈퍼컴퓨터의 연구 개발 동향을 한눈 표, 패널 토의, 기업체 발표가 진행되었다. 이처 에 볼 수 있어 국내 주요 연구기관들도 참여하여 럼 2주에 걸쳐 슈퍼컴퓨터 HW, 시스템 SW, 응용 그 학술대회 동향을 분석, 보고하고 있다. 이번 코 SW, 개발 및 운용 분야의 다양하고 새로운 기술 로나19 팬데믹 상황에서도 SC20은 2020년 11월 9 들이 발표되었다. HW 분야에는 Exascale 슈퍼컴퓨 일부터 19일까지 온라인으로 개최되었으며, 미국 터와 CPU, GPU, FPGA 가속기를 포함하는 이종 동부시간 기준으로 오전 10시에 시작하였고 한국 (Heterogeneous) 시스템, 메모리 운영과 데이터 저 표준시로 오전 10시에 한 번 더 재전송하였다. 참 장기술, 양자컴퓨팅, 통신 네트워크 및 연결망 기 가 화면상에서 질문을 입력하면 진행자가 발표 후 술이 발표되었으며, 시스템/운용 SW 분야에서는 에 질문을 전달하는 방식으로 진행하였으며 동영 OpenMP, MPI, 이종 프로그래밍, 메모리 프로그 상은 학회 종료 후 6개월 동안 참가자들에게 공개 래밍, 런타임 기술이 발표되었고, 응용 SW 분야에 되고 있다. 서는 대규모, 긴급의사결정, 실시간 상황 분석 및 본 고는 SC20의 프로그램 구성을 설명하고, 고 가시화를 위한 기술들이 발표되었다. 그리고 슈퍼 성능컴퓨팅 기술 선도 및 관심 국가와 기관을 파악 컴퓨터의 설계와 운영 분야인 성능 최적화, 모델 하고자 발표 내용을 통계적으로 정리하고, 기술의 링, 고장감내, HPC 컨테이너 런타임, 클라우드기 최신 동향을 파악하고자 튜토리얼, 워크숍, 논문 술 활용 및 전력관리 기술들이 발표되었다. 세션에서 발표된 주요 HW와 SW 기술 및 응용 기 튜토리얼은 최근 관심을 끄는 분야 또는 새롭 술을 폭넓게 정리하며 결론을 맺는다. 게 부상하는 기술을 선택하고 기술을 소개하여 그 기술의 개발 동향을 가늠하게 한다. 48개의 기 Ⅱ. SC20 개요 술 분야를 발표된 42개 트랙에 대응시켰다. 기 술 분야별로 정리하면 Software Engineering 8개 트 SC20은 예년과 같이 튜토리얼, 워크숍, 프로그 랙, Scalable Computing, Portability, Parallel Pro- 램, 전시회 등 네 종류의 모임이 열렸다. gramming Language, Libraries and Models 각 7개 트 튜토리얼은 12개 2파트 코스와 18개의 단일파트 랙, Heterogeneous System 6개 트랙, Performance/ 코스로 개설되었으며, 132명의 발표자와 53개 기 Productivity, Measurement and Evaluation 각 5개 트 관이 참여하였다. 워크숍은 24세션에 168편의 논 랙, Requirement and Performance, OpenMP, MPI, 문이 발표되었으며, 369개 기관에서 922명의 저자 Bigdata, Benchmark 각 4개 트랙, Reproducibility and 가 참여하였다. 프로그램은 33개 세션에서 103편 Transparency, Network, Cloud and Distributed System 의 논문이 발표되었으며, 124개 기관 604명 저자가 각 3개 트랙으로 나뉜다. 참여하였다. 전시회에는 285개 업체가 참여하였으 워크숍에서는 성능 모델링, 재구성 컴퓨터, 메 며 칩 제조사, 컴퓨터 시스템업체, 서비스업체, 연 모리 중심 컴퓨터, 병렬 저장장치, 구조 및 알고리 어익수 외 / SC20를 통해 본 HPC 기술 동향 135 즘, 프로그래밍 모델, MPI, 병렬 분산 계산, 다중 응용 프로그램 개발, 시스템 성능 평가 기술, 시스 병렬 계산, 런타임, OS, ML, DL, 빅데이터, 긴급 템 서비스 기술을 기업체에서도 활발히 연구하고 의사결정, 성능/이식성/생산성, 고장감내, 운용 있다. 지원 툴, 데이터 관리, HPC 교육 등 기반기술, 하 드웨어, 소프트웨어, 응용프로그램, 활용의 여러 Ⅲ. 슈퍼컴퓨터 주요 기술 분야 내용을 발표하였다. 1. 이종(Heterogeneous) 시스템 워크숍에서 발표한 논문 수는 168편이며, 논문 저자가 속한 기관이 있는 국가를 기준으로 발표 국 슈퍼컴퓨터 프로세서는 증가하는 AI 학습 및 연 가 및 지역을 분류한 내용은 다음과 같다. 한 편에 산 기능과 빅데이터를 처리하기 위하여 기존의 병 다수의 저자가 있어서 발표 논문 수보다 많은 국가 렬 연산을 구현하던 CPU core 외에, GPU를 포함 가 있음을 알 수 있다. 미국 235명이며, 독일 36명, 하여 FPGA와 같은 전용가속기를 사용하는 구조를 영국 24명, 일본 12명, 프랑스 11명, 스위스 8명, 채택하고 있다. 전용가속기는 병렬성, 고속 및 저 스페인과 네덜란드 6명, 중국 5명, 대한민국과 덴 전력 특성이 있어 특정 분야의 연산에 효율적인 시 마크 3명 순이다. 유럽 전체는 105명이며, 아시아 스템 특성을 구현한다. 시스템 구현에 있어 프로세 는 24명, 기타 4명이다. 기관이 속한 국가별로 분 서는 레지스터, 캐시, 메인 메모리, 스토리지 메모 류하면 미국 78개 기관, 유럽 62개 기관, 중국 5개 리와 결합하여 고속 병렬 연산기능을 구현하고 다 기관, 일본 8개 기관이 분포하고 있다. 중 사용자를 지원한다. 다중 프로세서, 메모리들 프로그램에서 발표된 논문의 분야는 모델링과 은 서로 고속 인터페이스를 통하여 연결되어 병렬 시뮬레이션, 양자 시뮬레이션, 스토리지, I/O, 네 분산 연산을 처리하여 시스템의 요구 규격인 연산 트워크, 통신, 전력제어 기술, 커널, 컴파일러, 포 속도를 달성하게 된다. 팅, 구조와 결합된 알고리즘, 그래프, 전통적인 물 리, 화학, 선형대수 분야와 최근 부상한 AI, ML, 가. FPGA 가속기 DL, 데이터 분석 등이 있다. 프로그램에서 발표한 FPGA(Field-Programmable Gate Arrays) 구조를 논문 수는 103편이며, 저자가 속한 기관이 있는 국 채택한 고속 연산 가속기로 사용하고자 하는 시 가별로 분류하면 미국 386명, 중국 84명, 일본 52 도는 FPGA 제조사에서 제공하는 설계 환경인 명, 스위스 18명, 스페인 13명, 독일 8명, 대한민국 HLS(High Level Synthesis) 툴을 이용하여 C/C++ 설 과 네덜란드 각 6명, 호주와 홍콩 5명, 영국과 덴마 계에서 2차원 병렬 연산, 행렬 위치 교환, 상수 연 크와 폴란드 각 3명이며, 이들 외에 1명 이상인 국 산 부하감소를 하드웨어로 빠르게 구현하는 방법 가는 8개국이다. 기관이 속한 국가별로 분류하면 을 제공하고[1], BLAS를 HLS 환경에서 FPGA에 구 미국 71개 기관, 유럽 16개 기관, 중국 13개 기관, 현한 예가 발표되었다[2]. 일본 13개 기관이 분포하고 있다. 연산 커널 알고리즘을 Intel Zeon, Nvidia V100 국가별로 고성능컴퓨팅 기술을 연구개발하는 GPU와 Intel Arria10, Xilinx U280 FPGA에서 루프라 기관은 주로 국가지원 연구기관과 대학들이었으 인 모델을 이용하여 비교하여 최고 성능을 보이는 며, 미국의 경우에는 시스템 구현기술, 인공지능 GPU보다 속도가 떨어지나 HBM을 사용한 FPGA 136 전자통신동향분석 제36권 제3호 2021년 6월 에서 전력소모가 적음을 보였다[3]. 폭, 접근속도, 용량에 따라 캐시, 메인 메모리, 데 CPU, GPU, FPGA 각각을 이용하여 행렬 곱을 이터 및 파일 저장에 사용된다. 프로세서의 연산 수행할 때 연산속도와 소모 전력을 비교하여 성능 능력과 메모리의 저장 데이터의 읽고 쓰기 속도는 면에서 GPU가 가장 좋으나 전력면에서 FPGA가 전체 컴퓨팅시스템에 성능을 결정하게 된다. 프로 가장 좋음을 보였다[4]. 세서와 메모리 속도 불일치를 최소화하는 방식으 로 메모리를 배치하며 대개 메모리 용량이 커짐에 나. FPGA 구동 소프트웨어 따라 메모리 속도가 느려지므로 메모리 크기를 변 FPGA에서 이진검색 알고리즘을 벡터화하고, 화시키며 계층적으로 프로세서와 결합한다. HPC의 OpenCL을 이용하여 그리드 검색을 구현하였으며, 경우 노드 사이의 데이터 교환이 발생하므로 원격 기존보다 단축된 검색시간을 달성하였다[5]. MPI 메모리와 데이터 이동 역시 중요한 성능 요소이다. 를 FPGA 설계툴인 HLS를 이용하여 FPGA 하드웨 어 설계를 함으로써 기존의 CPU만으로 수행했던 가. 메모리 중심 컴퓨팅 시스템 경우와 비교해서, 2배 이상 빠르면서 전력소모는 전력 소모 증가와 동작 속도의 한계 때문에 나노 90% 줄였다[6]. OpenCL 커널을 개발하여 FPGA 수준의 반도체 제조는 성능 향상지표인 무어의 법 에 다양하게 적용하였으며 FPGA와 메모리의 데 칙을 만족하지 못하지만, 비 폰노이만 방식 구조 이터 교환이 매우 중요함을 보여주었다[7]. FPGA 및 프로그래밍과 런타임은 이러한 성능 제약을 뛰 가속기를 사용하여 구현한 kernel이 기존의 CPU와 어넘게 한다. 데이터 전송량 증가, 메모리 대역폭 CPU+GPU보다 행렬 연산에서 더 좋은 성능과 에 증가, 메모리 지연 감소를 가진 메모리 중심 HPC 너지 효율을 보여주고 있다[8]. FPGA service toolkit 가속기는 성능 향상을 가져온다[12]. 을 사용하여 구현한 FPGA 가속기에서 ML을 적용 데이터 집중 응용분야의 성능 향상에 메모리 접 하는 고에너지 물리 문제를 푸는 대규모 연산을 제 근과 데이터 이동이 매우 중요한 요소이며, 데이터 안하였다[9]. OpenCL을 이용하여 다수의 FPGA를 스트리밍을 처리하는 새로운 구조 혁신이 필요하 사용한 HPC는 기존의 GPU 성능을 뛰어넘는 결과 며 쓰레드 이동 개념을 제안하고 있다[13]. 를 얻었다[10]. 많은 고성능 시스템은 여러 가지 형태의 메모리 OpenACC를 사용하여 GPU와 함께 하는 연산 장치를 가지고 있으며, 고사양의 저용량 메모리와 환경에서 CPU만 사용할 때와 비교하여 수십 배의 저사양의 고용량 메모리를 사용한다. 여러 메모리 성능 향상을 얻을 수 있었다[11]. 를 효율적으로 사용하고자 운영체제는 응용 프로 그램에 따라 HW 관리 메모리, SW 관리 메모리를 혼합하여 데이터를 관리한다. HBM을 사용한 혼 2. 메모리와 스토리지 합 데이터 관리모드는 단일 메모리 관리를 사용한 컴퓨터 시스템에서 메모리는 프로세서와 가 경우보다 향상된 성능을 보인다[14].
Recommended publications
  • Summit™ M5x Protocol Analyzer / Jammer for PCI Express® 5.0
    Summit™ M5x Protocol Analyzer / Jammer for PCI Express® 5.0 The Summit M5x is Teledyne LeCroy’s highest performance PCI Express analyzer, Key Features offering both inline probing and direct tapping approaches to protocol capture - the best in overall diversity in probing methods. Find errors fast • One button error check Inline operation provides advanced features such as: real-time error injection (jammer) • Fast upload speed for PCI Express 4.0 specification; support for data rates of 2.5 GT/s, 5.0 GT/s, 8.0 • Large trace memory GT/s, and 16.0 GT/s; full data capture on bidirectional link widths of x1, x2, x4, x8 and • Powerful triggering/filtering x16 for up to 16 GT/s; and up to 128GB of trace memory. See and understand the traffic ® • Get useful information Direct tapping operation supports PCIe 5.0 protocol analysis with speeds up to • More choices of data views 32GT/s at up to x8 link widths. The Summit M5x is ideal for high-performance protocol • More ways to analyze data development of add-in boards, switches, servers and workstations, and for customers • Custom decoding and reports currently working on PCIe. Data capture Flexible Hardware Analyzer for CXL (Compute Express Link) Links. • 100% data capture at 32.0 GT/s The Summit M5x PCIe 5.0 Protocol Analyzer is a Support is provided for CXL.io, CXL.mem and high-end analyzer that offers important analysis CXL.cache with full decoding from the FLIT layer Deep memory buffer features for new application development. to the CXL Message layers.
    [Show full text]
  • Designware IP for Cloud Computing Socs
    DesignWare IP for Cloud Computing SoCs Overview Hyperscale cloud data centers continue to evolve due to tremendous Internet traffic growth from online collaboration, smartphones and other IoT devices, video streaming, augmented and virtual reality (AR/VR) applications, and connected AI devices. This is driving the need for new architectures for compute, storage, and networking such as AI accelerators, Software Defined Networks (SDNs), communications network processors, and solid state drives (SSDs) to improve cloud data center efficiency and performance. Re-architecting the cloud data center for these latest applications is driving the next generation of semiconductor SoCs to support new high-speed protocols to optimize data processing, networking, and storage in the cloud. Designers building system-on-chips (SoCs) for cloud and high performance computing (HPC) applications need a combination of high-performance and low-latency IP solutions to help deliver total system throughput. Synopsys provides a comprehensive portfolio of high-quality, silicon-proven IP that enables designers to develop SoCs for high-end cloud computing, including AI accelerators, edge computing, visual computing, compute/application servers, networking, and storage applications. Synopsys’ DesignWare® Foundation IP, Interface IP, Security IP, and Processor IP are optimized for high performance, low latency, and low power, while supporting advanced process technologies from 16-nm to 5-nm FinFET and future process nodes. High-Performance Computing Today’s high-performance computing (HPC) solutions provide detailed insights into the world around us and improve our quality of life. HPC solutions deliver the data processing power for massive workloads required for genome sequencing, weather modeling, video rendering, engineering modeling and simulation, medical research, big data analytics, and many other applications.
    [Show full text]
  • TAKING OCP to the NEXT LEVEL – WORKLOAD OPTIMIZATION Krishna Paul Principal Engineer Data Center Group
    TAKING OCP TO THE NEXT LEVEL – WORKLOAD OPTIMIZATION Krishna Paul Principal Engineer Data Center Group Consume. Collaborate. Collaborate. Contribute. Contribute. OPEN COMPUTE HISTORY OF COMMITMENT AND LEADERSHIP 2011 +25 +80 Founding Contributions and Products Board Member Enablements with Partners of OCP Consume. Collaborate. Collaborate. Contribute. Contribute. GETTING TO $10B IN OCP DEPLOYMENT Workload Open Management Integrated Optimized Solutions Consume. Collaborate. Collaborate. Contribute. Contribute. NEW OCP COMPUTE PLATFORMS THIS YEAR Mount Olympus Next Gen Platform Cooper Lake Processor Platforms for Cascade Lake Processor 2S 4S (2x 2S) 8S (4x 2S) Consume. Collaborate. Collaborate. Contribute. Contribute. *Other names and brands may be claimed as property of others. INTEL® HIGH-DENSITY, CLOUD-OPTIMIZED PLATFORM Cloud-Optimized Platform 2U 450mm x 780mm 4S Intel® Xeon® Scalable processors 48 DDR4 memory slots, SATA/SAS/NVMe 2.5” SSD drive bays Available in second half 2019 *Other names and brands may be claimed as property of others. Consume. Collaborate. Collaborate. Contribute. Contribute. OCP CARDS SUPPORT NEW AI ACCELERATORS INTEL® NERVANA™ NEURAL NETWORK PROCESSOR (NNP) FOR TRAINING: FOR INFERENCE: Nervana™ Dedicated deep learning training acceleration Dedicated deep learning inference acceleration Optimized memory and interconnects 10nm Intel® process node In production in 2019 In production in 2019 Intel is a proud partner of the community Consume. Collaborate. Collaborate. Contribute. Contribute. *Other names and brands may be claimed as property of others. ANNOUNCING A NEW CPU-TO-DEVICE INTERCONNECT STANDARD COMPUTE EXPRESS LINK (CXL) ▪ New CXL specification and consortium ▪ Memory coherent, high-speed interconnect ▪ Initial spec donated by Intel ▪ Intel® believes there is an opportunity for an OCP working group to define new form factors for CXL ▪ Optimized stack with x16 PCI Express Gen 5 physical and electrical connection (32 GT/s) ▪ Use cases include AI, networking, media, graphics and more ▪ Availability expected 2021 Consume.
    [Show full text]
  • Intel FPGA Product Catalog Devices: 10 Nm Device Portfolio Intel Agilex FPGA and Soc Overview
    • Cover TBD INTEL® FPGA PRODUCT CATALOG Version 19.3 CONTENTS Overview Acceleration Platforms and Solutions Intel® FPGA Solutions Portfolio 1 Intel FPGA Programmable Acceleration Overview 61 Devices Intel Acceleration Stack for Intel Xeon® CPU with FPGAs 62 Intel FPGA Programmable Acceleration Cards 63 10 nm Device Portfolio - Intel AgilexTM - Intel Programmable Acceleration Card with 63 FPGA and SoC Overview 2 Intel Arria 10 GX FPGA - Intel Agilex FPGA Features 4 - Intel FPGA Programmable Acceleration Card D5005 64 Generation 10 Device Portfolio - Intel FPGA Programmable Acceleration Card N3000 65 - Generation 10 FPGAs and SoCs 6 - Intel FPGA Programmable Acceleration Card 66 - Intel Stratix® 10 FPGA and SoC Overview 7 Comparison - Intel Stratix 10 FPGA Features 9 Accelerated Workload Solutions 67 - Intel Stratix 10 SoC Features 11 - Intel Stratix 10 TX Features 13 - Intel Stratix 10 MX Features 15 Design Tools, OS Support, and Processors - Intel Stratix 10 DX Features 17 Intel Quartus® Prime Software 68 - Intel Arria® 10 FPGA and SoC Overview 20 DSP Builder for Intel FPGAs 71 - Intel Arria 10 FPGA Features 21 Intel FPGA SDK for OpenCL™ 72 - Intel Arria 10 SoC Features 23 - Intel Cyclone® 10 FPGA Overview 25 Intel SoC FPGA Embedded Development Suite 73 - Intel Cyclone 10 GX FPGA Features 26 SoC Operating System Support 74 - Intel Cyclone 10 LP FPGA Features 27 Nios® II Processor 75 - Intel MAX® 10 FPGA Overview 29 - Intel MAX 10 FPGA Features 30 Nios II Processor Embedded Design Suite 76 Nios II Processor Operating System Support 28
    [Show full text]
  • Exploiting Cache Side Channels on CPU-FPGA Cloud Platforms
    Exploiting Cache Side-Channels on CPU-FPGA Cloud Platforms Cache-basierte Seitenkanalangriffe auf CPU-FPGA Cloud Plattformen Masterarbeit im Rahmen des Studiengangs Informatik der Universität zu Lübeck vorgelegt von Thore Tiemann ausgegeben und betreut von Prof. Dr. Thomas Eisenbarth Lübeck, den 09. Januar 2020 Abstract Cloud service providers invest more and more in FPGA infrastructure to offer it to their customers (IaaS). FPGA use cases include the acceleration of artificial intelligence applica- tions. While physical attacks on FPGAs got a lot of attention by researchers just recently, nobody focused on micro-architectural attacks in the context of FPGA yet. We take the first step into this direction and investigate the timing behavior of memory reads on two Intel FPGA platforms that were designed to be used in a cloud environment: a Programmable Acceleration Card (PAC) and a Xeon CPU with an integrated FPGA that has an additional coherent local cache. By using the Open Programmable Acceleration Engine (OPAE) and the Core Cache Interface (CCI-P), our setup represents a realistic cloud scenario. We show that an Acceleration Functional Unit (AFU) on either platform can, with the help of a self-designed hardware timer, distinguish which of the different parts of the memory hierarchy serves the response for memory reads. On the integrated platform, the same is true for the CPU, as it can differentiate between answers from the FPGA cache, the CPU cache, and the main memory. Next, we analyze the effect of the caching hints offered by the CCI-P on the location of written cache lines in the memory hierarchy and show that most cache lines get cached in the LLC of the CPU.
    [Show full text]
  • Rambus Buys Into CXL Interconnect Ecosystem with Two New Deals June 17 2021
    Market Insight Report Reprint Rambus buys into CXL interconnect ecosystem with two new deals June 17 2021 John Abbott The addition of PLDA and AnalogX will speed up Rambus’ initiative to enable memory expansion and pooling in disaggregated infrastructure through the emerging Compute Express Link interconnect ecosystem. CXL 2.0 is a PCIe-based technology intended to make it easier to connect CPUs with memory and specialist accelerators, and to separate memory from physical servers to improve memory bandwidth, capacity and efficiency. This report, licensed to Rambus, developed and as provided by S&P Global Market Intelligence (S&P), was published as part of S&P’s syndicated market insight subscription service. It shall be owned in its entirety by S&P. This report is solely intended for use by the recipient and may not be reproduced or re-posted, in whole or in part, by the recipient without express permission from S&P. Market Insight Report Reprint Introduction Snapshot Rambus has acquired two companies, PDLA and Acquirer Rambus AnalogX. The silicon memory IP company is looking to boost its portfolio of new products and IP through Targets PLDA, AnalogX contributing to the emerging CXL (Compute Express Subsector Semiconductor IP Link) interconnect ecosystem. CXL 2.0, launched last November, is a PCIe-based technology intended to Deal value Not disclosed make it easier to connect CPUs with memory and Date announced 16-Jun-21 specialist accelerators, and to separate memory Closing date, Q3 2021 from physical servers to improve memory bandwidth, expected capacity and efficiency. Advisers None disclosed Rambus intends to combine its existing serial connection, memory and security skills, and IP with the newly acquired IP and engineers from the two companies to produce CXL buffering chips and memory controllers, powering next-generation PCIe 6.0 and CXL 3.0 devices.
    [Show full text]
  • Dynamic Link Manager (For Windows®) User Guide
    Hitachi Command Suite Dynamic Link Manager (for Windows®) User Guide Document Organization Product Version Getting Help Contents MK-92DLM129-42 © 2014, 2017 Hitachi, Ltd. All rights reserved. No part of this publication may be reproduced or transmitted in any form or by any means, electronic or mechanical, including copying and recording, or stored in a database or retrieval system for commercial purposes without the express written permission of Hitachi, Ltd., or Hitachi Data Systems Corporation (collectively "Hitachi"). Licensee may make copies of the Materials provided that any such copy is: (i) created as an essential step in utilization of the Software as licensed and is used in no other manner; or (ii) used for archival purposes. Licensee may not make any other copies of the Materials. "Materials" mean text, data, photographs, graphics, audio, video and documents. Hitachi reserves the right to make changes to this Material at any time without notice and assumes no responsibility for its use. The Materials contain the most current information available at the time of publication. Some of the features described in the Materials might not be currently available. Refer to the most recent product announcement for information about feature and product availability, or contact Hitachi Data Systems Corporation at https://support.hds.com/en_us/contact-us.html. Notice: Hitachi products and services can be ordered only under the terms and conditions of the applicable Hitachi agreements. The use of Hitachi products is governed by the terms of your agreements with Hitachi Data Systems Corporation. By using this software, you agree that you are responsible for: 1) Acquiring the relevant consents as may be required under local privacy laws or otherwise from authorized employees and other individuals to access relevant data; and 2) Verifying that data continues to be held, retrieved, deleted, or otherwise processed in accordance with relevant laws.
    [Show full text]
  • Vfio/Iommu/Pci Mc
    Linux Plumbers Conference 2021 Contribution ID: 27 Type: not specified VFIO/IOMMU/PCI MC The PCI interconnect specification, the devices that implement it, and the system IOMMUs that provide mem- ory and access control to them are nowadays a de-facto standard for connecting high speed components, incorporating more and more features such as: • Address Translation Service (ATS)/Page Request Interface (PRI) • Single-root I/O Virtualization (SR-IOV)/Process Address Space ID (PASID) • Shared Virtual Addressing (SVA) • Remote Direct Memory Access (RDMA) • Peer-to-Peer DMA (P2PDMA) • Cache Coherent Interconnect for Accelerators (CCIX) • Compute Express Link (CXL) • Data Object Exchange (DOE) • Gen-Z These features are aimed at high-performance systems, server and desktop computing, embedded andSoC platforms, virtualization, and ubiquitous IoT devices. The kernel code that enables these new system features focuses on coordination between the PCI devices,the IOMMUs they are connected to and the VFIO layer used to manage them (for userspace access and device passthrough) with related kernel interfaces and userspace APIs to be designed in-sync and in a clean way for all three sub-systems. The VFIO/IOMMU/PCI micro-conference focuses on the kernel code that enables these new system features that often require coordination between the VFIO, IOMMU and PCI sub-systems. Following up the successful LPC 2017, 2019 and 2020 VFIO/IOMMU/PCI micro-conference, the Linux Plumbers Conference 2021 VFIO/IOMMU/PCI track will therefore focus on promoting discussions on the current ker- nel patches aimed at VFIO/IOMMU/PCI sub-systems with specific sessions targeting discussion for the kernel patches that enable technology (e.g., device/sub-device assignment, PCI core, IOMMU virtualization, VFIO up- dates, etc.) requiring the three sub-systems coordination.
    [Show full text]
  • Muertos De Nvidia Intel Xe
    1 MUERTOS DE NVIDIA INTEL XE - EL FUTURO DE LOS PROCESADORES GRAFICOS.´ Julian´ David Colmenares Rodr´ıguez Osmel Shamir Duran´ Castro Universidad Industrial de Santander Universidad Industrial de Santander Ingenier´ıa de Sistemas Ingenier´ıa de Sistemas [email protected] [email protected] Kevin Dlaikan Castillo Nelson Alexis Caceres´ Carreno˜ Universidad Industrial de Santander Universidad Industrial de Santander Ingenier´ıa de Sistemas Ingenier´ıa de Sistemas [email protected] [email protected] Mauren Lorena Cobos Universidad Industrial de Santander Ingenier´ıa de Sistemas [email protected] Resumen The new Intel discrete graphics card called Intel Xe (code name Artic Sound) will be launched in 2020 with three different microarchitects: Xe-LP, Xe-HP, Xe-HPC. While the PC players have great interest in the first two, the Xe-HPC will be focused on supercomputing. These graphics cards will be built from the basic components of the existing graphics ip, which is why Xe technology is expected to be significantly the Gen11 GPU architecture of Ice Lake processors. In addition Intel created oneApi, a programming environment that follows the CUDA model of NVIDIA which will allow users to encode algorithms in the GPU, implemented in CPU, GPU, AI, FPGA. In addition, Intel will use the rambo cache”memory, allowing it to be shared by both the CPU and graphics cards. La nueva tarjeta grafica´ discreta de Intel llamada Intel Xe (nombre codigo´ Artic Sound) sera´ lanzada al mercado en 2020 con tres diferentes microarquitecturas: Xe-LP, Xe-HP, Xe-HPC. Mientras los jugadores de pc tienen gran interes´ en las dos primeras, la Xe-HPC estara´ enfocada en la supercomputacion.´ Estas tarjetas graficas´ se construiran´ a partir de los componentes basicos´ de las ip de graficos´ existentes, es por ello que se espera que la tecnolog´ıa Xe sea esencialmente la arquitectura GPU Gen11 de los procesadores Ice Lake.
    [Show full text]
  • Compute Express Link™ (Cxl™): a Coherent Interface for Ultra-High-Speed Transfers
    2020 OFA Virtual Workshop COMPUTE EXPRESS LINK™ (CXL™): A COHERENT INTERFACE FOR ULTRA-HIGH-SPEED TRANSFERS Jim Pappas, Director, Industry Initiatives, Intel Corporation Chairman, CXL Consortium AGENDA ▪ Industry Landscape ▪ Compute Express Link™ Overview ▪ Introducing CXL™ Consortium ▪ CXL Features and Benefits ▪ CXL Use Cases ▪ Summary 2 © OpenFabrics Alliance Compute Express Link™ and CXL™ are trademarks of the Compute Express Link Consortium. INDUSTRY LANDSCAPE ▪Industry trends are driving demand for faster data processing and next-generation data center performance Proliferation of Growth of Cloudification of the Cloud Computing AI & Analytics Network & Edge 3 © OpenFabrics Alliance Compute Express Link™ and CXL™ are trademarks of the Compute Express Link Consortium. WHY THE NEED FOR A NEW CLASS OF INTERCONNECT? ▪ Industry mega-trends are driving demand for faster data processing and next-generation data center performance: • Proliferation of Cloud Computing • Growth of Artificial Intelligence and Analytics • Cloudification of the Network and Edge ▪ Need a new class of interconnect for heterogenous computing and disaggregation usages: • Efficient resource sharing Today’s Environment • Shared memory pools with efficient access mechanisms • Enhanced movement of operands and results between accelerators and target devices • Significant latency reduction to enable disaggregated memory ▪ The industry needs open standards that can comprehensively address next-gen interconnect challenges CXL Enabled Environment 4 © OpenFabrics Alliance
    [Show full text]
  • Presence of Europe in HPC-HPDA Standardisation and Recommendations to Promote European Technologies
    Ref. Ares(2020)1227945 - 27/02/2020 H2020-FETHPC-3-2017 - Exascale HPC ecosystem development EXDCI-2 European eXtreme Data and Computing Initiative - 2 Grant Agreement Number: 800957 D5.3 Presence of Europe in HPC-HPDA standardisation and recommendations to promote European technologies Final Version: 1.0 Authors: JF Lavignon, TS-JFL; Marcin Ostasz, ETP4HPC; Thierry Bidot, Neovia Innovation Date: 21/02/2020 D5.3 Presence of Europe in HPC-HPDA standardisation Project and Deliverable Information Sheet EXDCI Project Project Ref. №: FETHPC-800957 Project Title: European eXtreme Data and Computing Initiative - 2 Project Web Site: http://www.exdci.eu Deliverable ID: D5.3 Deliverable Nature: Report Dissemination Level: Contractual Date of Delivery: PU * 29 / 02 / 2020 Actual Date of Delivery: 21/02/2020 EC Project Officer: Evangelia Markidou * - The dissemination level are indicated as follows: PU – Public, CO – Confidential, only for members of the consortium (including the Commission Services) CL – Classified, as referred to in Commission Decision 2991/844/EC. Document Control Sheet Title: Presence of Europe in HPC-HPDA standardisation and Document recommendations to promote European technologies ID: D5.3 Version: <1.0> Status: Final Available at: http://www.exdci.eu Software Tool: Microsoft Word 2013 File(s): EXDCI-2-D5.3-V1.0.docx Written by: JF Lavignon, TS-JFL Authorship Marcin Ostasz, ETP4HPC Thierry Bidot, Neovia Innovation Contributors: Reviewed by: Elise Quentel, GENCI John Clifford, PRACE Approved by: MB/TB EXDCI-2 - FETHPC-800957 i 21.02.2020 D5.3 Presence of Europe in HPC-HPDA standardisation Document Status Sheet Version Date Status Comments 0.1 03/02/2020 Draft To collect internal feedback 0.2 07/02/2020 Draft For internal reviewers 1.0 21/02/2020 Final version Integration of reviewers’ comments Document Keywords Keywords: PRACE, , Research Infrastructure, HPC, HPDA, Standards Copyright notices 2020 EXDCI-2 Consortium Partners.
    [Show full text]
  • Hardware-Accelerated Platforms and Infrastructures for Network Functions: a Survey of Enabling Technologies and Research Studies
    Received June 3, 2020, accepted July 7, 2020, date of publication July 9, 2020, date of current version July 29, 2020. Digital Object Identifier 10.1109/ACCESS.2020.3008250 Hardware-Accelerated Platforms and Infrastructures for Network Functions: A Survey of Enabling Technologies and Research Studies PRATEEK SHANTHARAMA 1, (Graduate Student Member, IEEE), AKHILESH S. THYAGATURU 2, (Member, IEEE), AND MARTIN REISSLEIN 1, (Fellow, IEEE) 1School of Electrical, Computer, and Energy Engineering, Arizona State University (ASU), Tempe, AZ 85287, USA 2Programmable Solutions Group (PSG), Intel Corporation, Chandler, AZ 85226, USA Corresponding author: Martin Reisslein ([email protected]) This work was supported by the National Science Foundation under Grant 1716121. ABSTRACT In order to facilitate flexible network service virtualization and migration, network func- tions (NFs) are increasingly executed by software modules as so-called ``softwarized NFs'' on General- Purpose Computing (GPC) platforms and infrastructures. GPC platforms are not specifically designed to efficiently execute NFs with their typically intense Input/Output (I/O) demands. Recently, numerous hardware-based accelerations have been developed to augment GPC platforms and infrastructures, e.g., the central processing unit (CPU) and memory, to efficiently execute NFs. This article comprehensively surveys hardware-accelerated platforms and infrastructures for executing softwarized NFs. This survey covers both commercial products, which we consider to be enabling technologies, as well as relevant research studies. We have organized the survey into the main categories of enabling technologies and research studies on hardware accelerations for the CPU, the memory, and the interconnects (e.g., between CPU and memory), as well as custom and dedicated hardware accelerators (that are embedded on the platforms); furthermore, we survey hardware-accelerated infrastructures that connect GPC platforms to networks (e.g., smart network interface cards).
    [Show full text]