第 10 代 Intel® Core ™處理器系列

資料表， 第 1 卷，共 2 卷

支援第 10 代 Intel® Core ™ 處理器系列、Intel®Pentium® 處理器、Intel® Celeron® U/Y 平臺處 理器，前身為 Ice Lake 2019 年 8 月 修訂版 001

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2 資料表，第 1 卷，共 2 卷 內容

1 簡介 ...... 11 1.1 處理器波動性聲明...... 12 1.2 套件支援...... 12 1.3 支援的技術 ...... 12 1.3.1 API 支援 （Windows*）...... 13 1.4 電源管理支援...... 13 1.4.1 處理器核心電源管理...... 13 1.4.2 系統電源管理...... 13 1.4.3 記憶體控制器電源管理...... 13 1.4.4 處理器圖形電源管理...... 14 1.4.4.1 記憶體節省技術 ...... 14 1.4.4.2 顯示節能技術...... 14 1.4.4.3 圖形核心節能技術...... 14 1.5 熱管理支援 ...... 14 1.6 處理器可測試性 ...... 15 1.7 作業系統支援...... 15 1.8 術語和特殊標記 ...... 15 2 技術 ...... 18 2.1 平臺環境控制介面 （PECI）...... 18 2.1.1 PECI 匯流排架構 ...... 18 2.2 Intel® 虛擬化技術...... 19 2.2.1 Intel® 虛擬化技術 （Intel® VT）適用于 Intel® 64 和 Intel® 架構 （Intel® VT-X）20 2.2.2 Intel® 虛擬化技術 （Intel® VT），用於定向 I/O （Intel® VT-d）...... 21 2.2.3 Intel® APIC 虛擬化技術 （Intel® APICv）...... 23 2.3 安全技術...... 25 2.3.1 Intel® 受信任執行技術...... 25 2.3.2 Intel® 進階加密標準新指令 （Intel® AES-NI）...... 25 2.3.3 PCLMULQDQ （執行無攜帶乘法四字）指令...... 26 2.3.4 Intel® Secure Key...... 26 2.3.5 停止執行位元...... 26 2.3.6 引導防護技術...... 26 2.3.7 Intel® 監控器模式執行保護 （SMEP）...... 27 2.3.8 Intel® 管理模式訪問保護 （SMAP）...... 27 2.3.9 Intel® Software Guard Extensions (Intel®SGX) ...... 27 2.3.10 Intel® 安全雜湊演算法擴展 （Intel® SHA 擴展）...... 28 2.3.11 使用者模式指令預防 （UMIP）...... 28 2.3.12 讀取處理器 ID （RDPID）...... 29 2.4 電源和性能技術 ...... 29 2.4.1 Intel® 智慧緩存技術...... 29 2.4.2 IA 核心級別 1 和級別 2 緩存...... 29 2.4.3 Intel® 渦輪加速 Max 技術 3.0 ...... 30 2.4.4 電源感知中斷路由 （PAIR）...... 31 2.4.5 Intel® 超執行緒技術 (Intel® HT 技術 )...... 31 2.4.6 Intel® 渦輪加速技術 2.0...... 31 2.4.6.1 Intel® 渦輪增壓技術 2.0 功率監控...... 31 2.4.6.2 Intel® 渦輪增壓技術 2.0 功率控制...... 31

資料表，第 1 卷，共 2 卷 3 2.4.6.3 Intel® 渦輪增壓技術 2.0 頻率 ...... 31 2.4.7 增強的 Intel 速度步 ® 技術 ...... 32 2.4.8 Intel® 速度換檔技術 ...... 32 2.4.9 Intel® 高級向量擴展 2 （Intel® AVX2）...... 32 2.4.10 Intel® 64 架構 x2APIC...... 32 2.4.11 Intel® 事務同步擴展 （Intel® TSX-NI）...... 33 2.4.12 Intel® GNA （GMM 和神經網路加速器）...... 34 2.4.13 高級向量擴展 512 位 （Intel® AVX-512）...... 34 2.4.14 緩存行寫回 （CLWB）...... 35 2.5 Intel® 影像處理單元 （Intel® IPU）...... 35 2.5.1 平臺映射基礎架構 ...... 35 2.5.2 Intel® 影像處理單元 （Intel® IPU）...... 36 2.6 調試技術 ...... 36 2.6.1 Intel® 處理器跟蹤...... 36 3 電源管理...... 37 3.1 支援高級配置和電源介面 （ACPI） 狀態...... 38 3.2 處理器 IA 核心電源管理...... 38 3.2.1 作業系統 /HW 受控 P 狀態...... 39 3.2.1.1 增強的 Intel 速度步進 ® 技術...... 39 3.2.1.2 Intel® Speed Shift 技術...... 39 3.2.2 低功耗空閒狀態...... 39 3.2.3 請求低功耗空閒狀態...... 39 3.2.4 處理器 IA 核心 C 狀態規則...... 40 3.2.5 包裝 C 狀態 ...... 41 3.2.6 包 C 狀態和顯示解析度...... 43 3.3 處理器圖形電源管理...... 44 3.3.1 記憶體節省技術...... 44 3.3.1.1 Intel® 快速記憶體電源管理 （Intel® RMPM）...... 44 3.3.2 顯示節能技術 ...... 44 3.3.2.1 Intel® 無縫顯示刷新率交換技術 （Intel® SDRRS 技術），帶 eDP® 埠 ....44 3.3.2.2 Intel® 自動顯示亮度...... 44 3.3.2.3 平滑亮度 ...... 44 3.3.2.4 Intel® 顯示節能技術 （Intel® DPST） 6.3 ...... 44 3.3.2.5 面板自刷新 2 （PSR 2）...... 44 3.3.2.6 低功耗單管 （LPSP）...... 45 3.3.2.7 Intel® 智慧 2D 顯示技術 （Intel® S2DDDT）...... 45 3.3.3 處理器圖形核心節能技術...... 45 3.3.3.1 Intel® 圖形動態頻率...... 45 3.3.3.2 Intel® 圖形渲染待機技術 （Intel® GRST）...... 45 3.3.3.3 動態 FPS （DFPS）...... 45 3.4 系統代理增強 Intel 速度步 ® 技術...... 45 3.5 電壓優化 ...... 46 3.6 ROP （平臺休息） PMIC...... 46 4 熱管理 ...... 47 4.1 Y/U 處理器線路熱和功率規格...... 47 4.2 處理器熱管理 ...... 48 4.2.1 溫度考量 ...... 49 4.2.1.1 封裝電源控制 ...... 49 4.2.1.2 平臺電源控制 ...... 50 4.2.1.3 渦輪時間參數 （Tau）...... 51

4 資料表，第 1 卷，共 2 卷 4.2.2 可配置 TDP （cTDP） 和低功耗模式 ...... 51 4.2.2.1 可配置 TDP ...... 51 4.2.2.2 低功耗模式 ...... 51 4.2.3 熱管理功能...... 52 4.2.3.1 自我調整熱監視器...... 52 4.2.3.2 數位熱感應器...... 53 4.2.3.3 PROCHOT+ 信號...... 54 4.2.3.4 僅限 PROCHOT 輸入...... 54 4.2.3.5 僅限 PROCHOT 輸出...... 54 4.2.3.6 雙向 PROCHOT#...... 55 4.2.3.7 PROCHOT 降級演算法 ...... 55 4.2.3.8 使用 PROCHOT 的電壓調節器保護 # ...... 55 4.2.3.9 熱解決方案設計和 PROCHOT# 行為 ...... 56 4.2.3.10 低功耗狀態和 PROCHOT_ 行為...... 56 4.2.3.11 THRMTRIP+ 信號 ...... 56 4.2.3.12 臨界溫度檢測...... 56 4.2.3.13 按需模式...... 56 4.2.3.14 基於 MSR 的按需模式...... 56 4.2.3.15 基於 I/O 模擬的按需模式...... 56 4.2.4 Intel® 記憶體熱管理...... 57 5 記憶體...... 58 5.1 系統記憶體介面 ...... 58 5.1.1 處理器 SKU 支援矩陣 ...... 58 5.1.1.1 LPDDR4/x 支援的記憶體模組和設備...... 60 5.1.2 系統記憶體計時支援...... 61 5.1.3 系統記憶體控制器組織模式...... 61 5.1.4 系統記憶體頻率...... 63 5.1.5 Intel® 快速記憶體訪問 （Intel® FMA）的技術增強...... 63 5.1.6 資料擾動 ...... 63 5.1.7 資料交換 ...... 63 5.1.8 DDR I/O 交錯...... 63 5.1.9 資料交換 ...... 65 5.1.10 DRAM 時鐘生成...... 65 5.1.11 DRAM 參考電壓生成...... 65 5.1.12 資料閃爍 ...... 65 5.2 集成記憶體控制器 （IMC） 電源管理...... 65 5.2.1 禁用未使用的系統記憶體輸出 ...... 66 5.2.2 DRAM 電源管理和初始化...... 66 5.2.2.1 CKE 的初始化作用 ...... 67 5.2.2.2 條件自刷新 ...... 67 5.2.2.3 動態斷電...... 67 5.2.2.4 DRAM I/O 電源管理 ...... 67 5.2.3 DDR 電力澆注 ...... 67 5.2.4 電源培訓 ...... 68 6 USB-C+ 子系統...... 69 6.0.1 一般特徵 ...... 69 6.0.2 USB3.x 支援的功能...... 69 6.1 TCSS USB 塊...... 69 6.1.1 USB 控制器 ...... 70 6.1.2 Phy ...... 70 6.1.3 集成雷電™...... 71

資料表，第 1 卷，共 2 卷 5 7 雷電™ ...... 72 7.1 雷電™主機路由器實施功能 ...... 72 8 圖形...... 74 8.1 處理器圖形...... 74 8.1.1 媒體支援 （Intel® 快速同步和清晰視頻技術高清）...... 74 8.1.1.1 硬體加速視頻解碼 ...... 74 8.1.1.2 硬體加速視頻編碼 ...... 75 8.1.1.3 硬體加速視頻處理 ...... 75 8.1.1.4 硬體加速轉碼 ...... 76 8.2 平臺圖形硬體功能 ...... 76 8.2.1 混合圖形 ...... 76 9 顯示...... 78 9.1 顯示技術支援 ...... 78 9.2 顯示組態 ...... 78 9.3 顯示功能 ...... 79 9.3.1 一般功能 ...... 79 9.3.2 多種顯示配置 ...... 80 9.3.3 高頻寬數位內容保護 （HDCP）...... 80 9.3.4 顯示埠 *...... 81 9.3.4.1 多流傳輸 （MST）...... 81 9.3.5 高清多媒體介面 （HDMI+）...... 83 9.3.6 數位視訊介面 （DVI）...... 84 9.3.7 嵌入式顯示埠 * （eDP*）...... 84 9.3.8 整合式音訊...... 85 10 相機 /MIPI ...... 86 10.1 攝像機管道支援...... 86 10.2 MIPI® CSI-2 攝像機互連...... 86 10.2.1 攝像機控制邏輯...... 86 10.2.2 攝像機模組...... 86 10.2.3 CSI-2 車道配置...... 87 11 信號描述...... 88 11.1 系統記憶體介面...... 88 11.1.1 DDR4 記憶體介面...... 88 11.1.2 LPDDR4 記憶體介面 ...... 90 11.2 重置和雜項信號...... 91 11.3 顯示介面 ...... 91 11.3.1 嵌入式顯示埠 * （eDP+） 信號...... 91 11.3.2 數字顯示介面 （DDI） 信號...... 92 11.4 USB C 型信號...... 92 11.5 MIPI® CSI-2 介面信號 ...... 93 11.6 可測試信號...... 93 11.7 錯誤和熱保護信號 ...... 94 11.8 功率排序信號 ...... 94 11.9 處理器電源軌 ...... 95 11.10 接地、保留和非關鍵功能 （NCTF） 信號 ...... 96 11.11 處理器內部上拉 / 下拉端接...... 97 12 電氣規格...... 98 12.1 處理器電源軌 ...... 98

6 資料表，第 1 卷，共 2 卷 12.1.1 電源和接地引腳...... 98 12.1.2 集成電壓調節器...... 98 12.1.3 VCC 電壓識別 （VID）...... 98 12.2 直流規格...... 99 12.2.1 處理器電源軌直流規格...... 100 12.2.1.1 VccIN 直流規格 ...... 100 12.2.1.2 Vcc1p8A 直流規格...... 101 12.2.1.3 VccIN_AUX 直流規格...... 101 12.2.1.4 VDDQ 直流規格 ...... 102 12.2.1.5 VccST 直流規格 ...... 102 12.2.1.6 VccPLL 直流規格 ...... 103 12.2.2 處理器介面 DC 規範...... 104 12.2.2.1 DDR4 直流規格...... 104 12.2.2.2 LPDDR4/x 直流規格 ...... 105 12.2.2.3 數字顯示介面 （DDI） 直流規格 ...... 106 12.2.2.4 嵌入式顯示埠 * （eDP+） 直流規範...... 106 12.2.2.5 MIPI® CSI-2 D-Phy 接收器直流規格 ...... 107 12.2.2.6 CMOS 直流規格...... 107 12.2.2.7 GTL 和 OD 直流規格 ...... 107 12.2.2.8 PECI 直流特性 ...... 108 12.3 測試訪問埠 （TAP） 連接...... 109 12.3.1 系統記憶體信號品質規範 ...... 109 13 包裝機械規格 ...... 110 13.1 封裝機械屬性...... 110 13.2 包裝裝載和壓壓規格 ...... 110 13.2.1 包裝載入規範...... 111 13.2.2 模具壓力規格...... 111 13.3 包裝存儲規範...... 112 14 CPU 和設備設備設備設備 D ...... 113 14.1 CPUID...... 113 14.2 PCI 配置標頭...... 114

數位 1-1 處理器產品線...... 11 1-2 術語...... 15 1-3 特殊標記...... 17 3-1 系統狀態...... 38 3-2 集成記憶體控制器 （IMC） 狀態...... 38 3-3 G、S 和 C 介面狀態組合 ...... 38 3-4 核心 C 狀態 ...... 40 3-5 包裝 C 狀態 ...... 41 3-6 最深的封裝 C 狀態可用...... 43 4-1 TDP 規格 （U/Y 處理器線）...... 47 4-2 包裝渦輪規格...... 48 4-3 結溫規格...... 48 4-4 可配置的 TDP 模式 ...... 51 5-1 DDR 支援矩陣表...... 58 5-2 DDR 技術支援矩陣...... 58 5-5 SA 速度增強速度步長 （SA-GV） 和齒輪模式頻率 ...... 59

資料表，第 1 卷，共 2 卷 7 5-3 每個系統的最大容量...... 59 5-4 LPDDR4/x 子通道填充規則 ...... 59 5-6 支援 DDR4 非 ECC SODIMM 模組配置 （U 處理器線路）...... 60 5-7 支援 DDR4 記憶體關閉設備配置 （U 處理器線路）...... 60 5-8 支援的 LPDDR4/x32 DrAM 配置 （Y/U 處理器線）...... 60 5-9 支援的 LPDDR4/x x64 DrAM 配置 （U/Y 處理器系列）...... 61 5-10 DDR4 系統記憶體計時支援...... 61 5-11 LPDDR4/x 系統記憶體計時支援 ...... 61 5-12 交錯 （IL） 和非交錯 （NIL） 模式引腳映射 ...... 64 6-1 USB 規格 ...... 70 6-2 USB-C+ 支援配置...... 70 6-3 USB-C+ 不支援配置 ...... 70 6-4 通過技術性貿易壁壘配置的 PCIe®...... 71 8-1 SKU 支援的配置...... 74 8-2 硬體加速視頻解碼 ...... 74 8-3 硬體加速視頻編碼 ...... 75 8-4 混合圖形硬體設定 ...... 77 9-1 顯示 Y/U 處理器線路的埠可用性和鏈路速率 ...... 78 9-2 埠頻率...... 80 9-3 顯示多流傳輸計算的解析度和鏈路頻寬 ...... 81 9-4 顯示埠 * 最大解析度...... 82 9-5 HDMI® 最大解析度 ...... 83 9-6 支援 DVI 最大解析度...... 84 9-7 嵌入式顯示埠最大解析度 ...... 84 9-8 通過 HDMI 和顯示埠支援處理器的音訊格式 * ...... 85 11-1 信號表術語...... 88 11-2 DDR4 記憶體介面...... 88 11-3 LPDDR4 記憶體介面 ...... 90 11-4 重置和雜項信號...... 91 11-5 嵌入式顯示埠 ® 信號 ...... 91 11-6 顯示介面信號 ...... 92 11-7 USB C 型信號 ...... 92 11-8 MIPI® CSI-2 介面信號...... 93 11-9 可測試信號...... 93 11-10 錯誤和熱保護信號 ...... 94 11-11 功率排序信號 ...... 94 11-12 處理器電源軌信號 ...... 95 11-13 處理器上拉電源軌信號 ...... 96 11-14 GND、RSVD 和 NCTF 信號 ...... 96 11-15 處理器內部上拉 / 下拉端接...... 97 12-1 處理器 Vcc 在有源和空閒模式直流電壓和電流規格 ...... 100 12-2 處理器 Vcc1p8A 電源直流電壓和電流規格...... 101 12-3 VccIN_AUX 電源直流電壓和電流規格...... 101 12-4 記憶體控制器 （VDDQ） 電源直流電壓和電流規格 ...... 102 12-5 Vcc 維持 （VccST） 電源直流電壓和電流規格...... 102 12-6 Vcc 維持門控 （VccSTG） 電源直流電壓和電流規格 ...... 102 12-7 處理器 PLL （VccPLL） 電源直流電壓和電流規格...... 103 12-8 處理器 PLL_OC （VccPLL_OC）電源直流電壓和電流規格 ...... 103 12-9 DDR4 信號組直流規格...... 104 12-10 LPDDR4/x 信號組直流規格 ...... 105

8 資料表，第 1 卷，共 2 卷 12-11 數字顯示介面組直流規格 （DP/HDMI）...... 106 12-12 嵌入式顯示埠 * （eDP®） 組 DC 規範...... 106 12-13 MIPI® CSI-2 D-Phy HS 接收器直流規格...... 107 12-14 CMOS 信號組直流規格 ...... 107 12-15 GTL 信號組和開路漏流信號組直流規格...... 107 12-16 PECI 直流電氣限制 ...... 108 13-1 封裝機械屬性...... 110 13-2 包裝載入規範...... 111 14-1 CPUID 格式 ...... 113 14-2 元件標識...... 113 14-3 PCI 配置標頭...... 114 14-4 主機裝置識別碼 （DID0）...... 114 14-5 其他裝置識別碼 ...... 114

資料表

1-1 U 處理器線和 Y 處理器系列平臺 ...... 11 2-1 PECI 主機用戶端連接示例 ...... 18 2-2 PECI EC 連接示例 ...... 19 2-3 設備到域映射結構 ...... 22 2-4 處理器緩存層次結構 ...... 30 2-5 處理器攝像頭系統 ...... 36 3-1 處理器電源狀態 ...... 37 3-2 處理器 IA 內核的空閒電源管理細分 ...... 39 3-3 包 C 狀態進入和退出 ...... 41 4-1 封裝電源控制 ...... 50 4-2 PROCHOT 降級信號描述 ...... 55 5-1 Intel® 彈性記憶體技術操作 ...... 62 5-2 交錯 （IL） 和非交錯 （NIL） 模式映射...... 64 6-1 USB-C+ 子系統框圖 ...... 71 7-1 高級框圖 ...... 73 9-1 處理器顯示架構 ...... 79 9-2 顯示埠 * 概述...... 81 9-3 HDMI® 概述 ...... 83 9-4 MIPI DSI® 概述 ...... 85 12-1 輸入裝置滯後...... 109

資料表，第 1 卷，共 2 卷 9 修訂記錄

修訂版編號 描述 修訂日期

001 初始版本 2019 年 8 月

10 資料表，第 1 卷，共 2 卷 簡介

1 簡介

第 10 代 Intel® 酷睿™處理器是一種基於 10 納米工藝技術的 64 位多核處理器。

U 處理器產品線和 Y 處理器系列處理器提供 1 晶片平臺，其中包括 Intel® 495 系列晶片組系列封裝平 臺控制器集線器晶片，與處理器晶片晶片晶片晶片晶片晶片晶片晶片組晶片晶片晶片組晶片組位於 處理器晶片相同的封裝上。請參閱下圖。下表描述了不同的處理器行： 表 1-1. 處理器產品線

處理器 處理器生產線 1 封裝 基本 TDP Eus VDBox 平臺類型 IA 核心

Y 處理器系列 BGA1377 9W 4 64/48/32 2/1

U 處理器線 BGA1526 15W 4 64/48/32 2/1 1- 晶片

U 處理器線 BGA1526 15W 2 32 1

Notes: 1. 處理器產品線產品可能會更改。 2. 有關其他 TDP 配置，請參閱 Table 4-1, “TDP 規格 （U/Y 處理器線）” 3. TDP 工作負載不反映各種 I/O 連接情況，如 Thunderbolt ™。

圖 1-1. U 處理器線和 Y 處理器系列平臺

DDIx2 Digital Display Interface x 2 DDR Ch.A DDR Ch.B LPDDR4/DDR4 DDR Sub-Ch.C System Memory eDP* embedded DisplayPort* DDR Sub-Ch.D PCI Express*/ CSI2 + I2C SATA UF/WF Cameras HDD/SSD

eMMC eMMC 5.0 Storage BIOS/FW Flash SPI

2 SPI I S/HDAUDIO TPM HD Audio Codec

PECI/SMBus SPI EC Touch Screen eSPI

I2C SPI / USB 2.0 Fingerprint Sensor PCI Express*/ ROP PMIC 2 Dphy

USB + I C *

USB 2.0 MIPI SmartCard Reader 3G/4G Wi-Fi, WiGig, BT & GNSS SMBus 2.0 SMBus C_ISH 2 I PCI Express* 3.0 x12 TBT/DP/USB3.1 Sensors: Gigabit Network TypeC Proximity, Gyro, Accelerometer, Connection Ambient Light, Pressure Magnetometer SD Slot 3.X BIO

SVID IMVP9

資料表，第 1 卷，共 2 卷 11 簡介

本文檔涵蓋所有第 10 代 Intel® 酷睿™用戶端段處理器線 （您和 Y）的用戶端段。並非所有處理器介 面和功能都存在於所有處理器產品線中。相關部分和表中將指示各種介面和功能的存在。

在本文中，第 10 代 Intel® 酷睿™處理器可以簡單地稱為 " 處理器 "， Intel® 495 系列晶片組系列封裝 平臺控制器集線器可以簡稱為 "PCH"。

1.1 處理器波動性聲明

第 10 代 Intel® 酷睿™處理器系列在斷電和 / 或物理移除處理器時不會保留任何最終使用者資料。

注意 : 斷電是指所有處理器電源軌都關閉的狀態。

1.2 套件支援

處理器提供以下套裝軟體： • 26.5 x 18.5 mm BGA 封裝，適用于 Y 處理器系列 • 適用于 U 處理器線的 50 x 25 mm BGA 封裝

1.3 支援的技術

• Intel® 虛擬化技術 • Intel® 受信任執行技術 • Intel® 進階加密標準新指令 （Intel® AES-NI） • PCLMULQDQ （執行無攜帶乘法四字）指令 • Intel® Secure Key • 停止執行位元 • Intel® Boot Guard • SMEP = 主管模式執行保護 • SMAP = 主管模式訪問保護 • Intel® Software Guard Extensions (Intel®SGX) • SHA 擴展 = 安全雜湊演算法擴展 • UMIP = 使用者模式指令預防 • RDPID = 讀取處理器 ID • Intel® 超執行緒技術 (Intel® HT 技術 ) • Intel® 渦輪加速技術 2.0 • Intel® 渦輪加速 Max 技術 3.0 • Intel® 速度步進技術 • Intel® Speed Shift 技術 • Intel® 高級向量擴展 2 （Intel® AVX2） • Intel® 64 架構 x2APIC • PAIR = 電源感知中斷路由 • Intel® 事務同步擴展 （Intel® TSX-NI） • Intel® GNA （GMM 和神經網路加速器）

12 資料表，第 1 卷，共 2 卷 簡介

• Intel® 影像處理單元 （Intel® IPU） • Intel® 處理器跟蹤 • PECI + 平臺環境控制介面

注意 : 功能的可用性可能因處理器 SKU 而異。

如需詳細資訊，請參閱 Chapter 2, “ 技術 ”。

1.3.1 API 支援 （Windows*）

• Direct3D® 2015，Direct3D® 12，Direct3D* 11.2，Direct3D* 11.1，Direct3D* 9，Direct3D* 10，Direct2D* •OpenGL® 4.5 • OpenCL= 2.1，開放 CL 2.0，開放 CL 1.2

DirectX+ 擴展： • PixelSync、InstantAccess、保守柵格化、渲染目標讀取、浮點去規範、共用虛擬記憶體、浮 點原子、MSAA 採樣索引、快速採樣 （粗 LOD）、斜紋紋理、GPU 佇列內核、GPU 信號處理 單元。其他增強功能包括顏色壓縮。

第 11 代體系結構提供 Direct X® 12 渲染管道的硬體加速度，包括以下階段：頂點提取、頂點著色 器、殼著色器、鑲嵌、域著色器、幾何著色器、柵格化器、圖元著色器、圖元輸出。

1.4 電源管理支援

1.4.1 處理器核心電源管理

• 完全支援以下處理器 C 狀態實現的 ACPI C 狀態： — C0、C1、C1E、C6、C7、C8、C9、C10 • 進階 Intel SpeedStep® 技術 • Intel® 速度換檔技術

如需詳細資訊，請參閱 Section 3.2, “ 處理器 IA 核心電源管理 ”。

1.4.2 系統電源管理

•S0/S0ix、 S3、 S4、 S5

如需詳細資訊，請參閱 Chapter 3, “ 電源管理 ”。

1.4.3 記憶體控制器電源管理

• 禁用未使用的系統記憶體輸出 • DRAM 電源管理和初始化 • CKE 的初始化作用 • 條件自刷新 • 動態斷電 • DRAM I/O 電源管理

資料表，第 1 卷，共 2 卷 13 簡介

• DDR 電力澆注 （EPG） • 電源訓練

如需詳細資訊，請參閱 Section 5.2, “ 集成記憶體控制器 （IMC） 電源管理 ”。

1.4.4 處理器圖形電源管理

1.4.4.1 記憶體節省技術

• Intel® 快速記憶體功耗管理 • Intel® 智慧 2D 顯示技術 （Intel® S2DDDT）

1.4.4.2 顯示節能技術

• Intel® （無縫和靜態）顯示刷新率切換 （DRRS） 與 eDP 埠 • Intel® 自動顯示亮度 • 平滑亮度 • Intel® 顯示節能技術 （Intel® DPST 6） • 面板自刷新 2 （PSR 2） • 低功耗單管 （LPSP）

1.4.4.3 圖形核心節能技術

• Intel® 圖形動態頻率 • Intel® 圖形渲染待機技術 （Intel® GRST） • 動態 FPS （Intel® DFPS）

如需詳細資訊，請參閱 Section 3.3, “ 處理器圖形電源管理 ”。

1.5 熱管理支援

• 數位熱感應器 • Intel® 自我調整熱監視器 • 產品 * 和寶潔支援 • 按需模式 • 記憶體打開和閉環限制 • 記憶體熱節流 • 外部熱感應器 （DIMM 上的 TS 和板載的 TS） • 渲染熱節流 • 帶 DTS 的風扇速度控制 • Intel® 渦輪增壓技術 2.0 功率控制

如需詳細資訊，請參閱 Chapter 4, “ 熱管理 ”。

14 資料表，第 1 卷，共 2 卷 簡介

1.6 處理器可測試性

應放置 LTB 板載連接器，以啟用完整的調試功能。對於處理器 SKU，強烈建議使用 DCI （直接連接 介面）工具，以啟用較低的 C 狀態調試。

1.7 作業系統支援

處理器系列 視窗 * 10 64 位 Osx Linux® 作業系統 Chrome® 作業系統

第 7 代 Intel® 處理器系列，適 用于 U/Y 平臺，資料表卷 2， 共 2 卷

第七代 Intel® 處理器系列，規 格更新

第 7 代 Intel® 處理器系列 I/O 平 臺，資料表卷 1，共 2 卷

第 7 代 Intel® 處理器系列 I/O 平 臺，資料表卷 2，共 2

Y 處理器系列 是 是 是 是

U 處理器線 是 是 是 是

1.8 術語和特殊標記

表 1-2. 術語 ( 第 1 頁，第 3 頁 )

詞彙 描述

4K 超高清 （UHD）

AES 進階加密標準

Agc 自我調整增益控制

Avc 高級視頻編碼

BLT 塊級別傳輸

Bpp 每一像素位元數

CDR 時鐘和資料恢復

CTLE 連續時間表性等化器

Ddc 數字顯示頻道

Ddi 用於 DP 或 HDMI/DVI 的數字顯示介面

Dsi 顯示序列介面

DDR4 第四代雙資料速率 SDRAM 記憶體技術

DFE 決策回饋等化器

Dma 直接記憶體存取

DPPM 動態電源性能管理

DP* 顯示埠 *

Dsc 顯示流壓縮

Dsi 顯示序列介面

Dts 數位熱感應器

ECC 錯誤更正代碼 - 用於修復 DDR 事務錯誤

eDP* 嵌入式顯示埠 *

資料表，第 1 卷，共 2 卷 15 簡介

表 1-2. 術語 ( 第 2 頁，第 3 頁 )

詞彙 描述

EU 處理器圖形中的執行單元

菲夫 完全集成的電壓調節器

Gsa 系統代理中的圖形

HDCP 高頻寬數位內容保護

HDMI* 高清多媒體介面

IMC 整合式記憶體控制器

Intel® 64 技術 IA-32 架構的 64 位記憶體擴展

Intel® DPST Intel® 顯示節能技術

Intel® PTT Intel® 平臺信任技術

Intel® TSX-NI Intel® 事務同步擴展

Intel® TXT Intel® 可信賴執行技術

Intel® 虛擬化技術。處理器虛擬化與虛擬機器監視器軟體結合使用時，可在單個平臺內實現多個強大的獨 Intel® VT 立軟體環境。

Intel® 虛擬化技術 （Intel® VT），用於定向 I/O。Intel® VT-d 是一種硬體輔助，在系統軟體 （虛擬機器管 Intel® VT-d 理器或作業系統）控制下，用於實現 I/O 設備虛擬化。Intel® VT-d 還通過使用 DMA 重映射 （Intel® VT- d 的關鍵功能）提供防止錯誤 DMA 的保護，從而帶來了強大的安全性。

ITH Intel® 跟蹤集線器

IOV I/O 虛擬化

議會聯盟 影像處理單元

低頻模式。對應于增強型 Intel 速度步 ® 技術的最低電壓 / 頻率對。可在 MSR CEh [47：40] 中讀取。有 線性 調頻 關詳細資訊，請參閱相應的 BIOS 規範。

Llc 最後一階快取記憶體

LPDDR4/x 低功耗雙資料速率 SDRAM 記憶體技術 /x - 額外節省電源。

低功耗模式 .LPM 頻率小於或等於 LFM 頻率。LPM TDP 低於 LFM TDP，因為 LPM 配置將處理器限制為 LPM 單線程操作

LPSP 低功耗單管

Lsf 最低支援頻率 . 此頻率是製造在一組操作條件下確認邏輯功能的最低頻率。

Mcp 多晶片封裝 - 包括處理器和 PCH。在某些 SKU 中，它可能具有額外的包內緩存。

最小頻率模式。MFM 是處理器支援的最低比率，可以從 MSR CEh [55：48] 中讀取。有關詳細資訊，請 MFM 參閱相應的 BIOS 規範。

MLC 中級緩存

電影專家組，國際標準機構 JTC1/SC29/WG11，根據 ISO/IEC 定義了音訊和視訊壓縮標準，如 MPEG- MPEG 1、MPEG-2 和 MPEG-4 等。

對功能非關鍵性。NCTF 位置通常是冗余接地或非關鍵保留球 / 地，因此焊點在壽命結束時失去連續性不 NCTF 會影響整個產品功能。

OPVR 封裝式穩壓器

平臺控制器集線器。具有集中式平臺功能的晶片組，包括主要 I/O 介面以及顯示連接、音訊功能、電源管 PCH 理、可管理性、安全性和存儲功能。PCH 也可以稱為 " 晶片組 "。

PECI 平臺環境控制介面

PL1， PL2， PL3 功率限制 1、電源限制 2、電源限制 3

PMIC 電源管理積體電路

處理器 64 位多核元件 （封裝）

術語 " 處理器核心 " 是指 Si die 本身，它可以包含多個執行內核。每個執行核心都有一個指令緩存、資料 處理器核心 緩存和 256 KB L2 緩存。所有執行核心共用 LLC。

處理器繪圖 Intel 處理器顯卡

16 資料表，第 1 卷，共 2 卷 簡介

表 1-2. 術語 ( 第 3 頁，第 3 頁 )

詞彙 描述

Psr 面板自刷新

PSx 省電狀態 （PS0、PS1、PS2、PS3、PS4）

並行對應于四到八個設備的 DRAM 單元，忽略 ECC。這些設備通常 （但並非總是）安裝在 SODIMM 的 排名 單個側。

Sci 系統控制中斷。SCI 用於 ACPI 協定。

Sdp 場景設計能力

新交大 軟體防護擴展

沙 安全雜湊演算法

SSC 展頻時脈計時

SSIC 超高速晶片間

非操作狀態。處理器可能安裝在平臺、託盤中或鬆散中。處理器可以密封在包裝中或暴露于自由空氣中。 在這些情況下，處理器著陸不應連接到任何電源電壓、有任何 I/O 偏置或接收任何時鐘。暴露于 " 自由空 儲存條件 氣 " （即未密封的包裝或從包裝材料中取出的設備）時，處理器應按照包裝材料上所示的水分敏感度標籤 （ M S L ） 進 行 處 理 。

Str 掛起到記憶體

TAC 熱平均常量

Tbt 雷電™介面

TCC 熱控制電路

TDP 溫度設計功率

TTV TDP 熱測試車 TDP

VCC 處理器核心電源

VCCGT 處理器圖形電源

VCCIO I/O 電源

VCCSA 系統代理電源 VLD 可變動長度解碼

VPID 虛擬處理器 ID

VSS 處理器接地 D0ix 狀態 USB 控制器電源狀態範圍從 D0i0 到 D0i3，其中 D0i0 已完全通電，D0i3 主要已關閉電源。由軟體控制。

S0ix 狀態 處理器駐留空閒待機電源狀態。

從 AMT 11.0 開始使用的存儲重定向的類型。與 IDE-R 不同，它呈現遠端軟碟或 CD 磁碟機，就像集成在 USB-R 主機中一樣，USB-R 呈現遠端磁碟機，就像通過 USB 埠連接一樣。

表 1-3. 特殊標記

馬克 定義

支架 （*） 有時跟隨球、銷、寄存器或位名稱。這些括弧括有一系列數位，例如 TCP[2：0]_TXRX_P[1：0] 可 [] 能指 4 個 USB-C+ 引腳，或者 EAX[7：0] 可能表示長度為 8 位的範圍。

_N 或 + 或 B 的尾碼表示有源低信號。例如，CATERR# _N / + / B 注意：_N 不指差分對信號，如 CLK_P，CLK_N

0x000 十六進位數位在數位中用 x 標識。除非另有說明，否則所有數位都是十進位 （基數 10）。非明顯的二進位數位 在數位的末尾 （例如 0101b）中括起來有 "b"

| 頁面外邊距中的垂直藍色條表示自本文檔上次修訂以來進行了更改。

§ §

資料表，第 1 卷，共 2 卷 17 技術

2 技術

本章對處理器中實現的 Intel 技術進行了高級說明。

功能的實現可能因處理器 SKU 而異。

有關 Intel 處理器和其他相關外部注釋的不同技術的詳細資訊，請位於 Intel 技術網站： http://www.intel.com/technology/

2.1 平臺環境控制介面 （PECI）

注意 : PECI 是 Intel 專有介面，提供 Intel 處理器和外部元件 （如超級 IO （SIO） 和嵌入式控制器 （EC） 之間的通信通道，以提供處理器溫度、Turbo、可配置 TDP 和記憶體限制控制機制和許多其他服 務。PECI 用於平臺熱管理以及處理器功能和性能的即時控制和配置。支援 eSPI 的 PECI。

2.1.1 PECI 匯流排架構

PECI 體系結構基於用戶端 （作為處理器 PECI）可以拉起的有線或匯流排 （具有強磁碟機）。

匯流排上的空閒狀態為 "0" （邏輯低）和接近零 （邏輯電壓電平）。

下圖演示了 PECI 設計和連線性： • PECI 主機 - 用戶端連接：雖然主機 / 發起方可以是協力廠商 PECI 主機，而 PECI 用戶端之一是 處理器 PECI 設備。 • PECI EC 連接。

圖 2-1. PECI 主機用戶端連接示例

18 資料表，第 1 卷，共 2 卷 技術

VCCST VCCST Q3 nX Q1 nX PECI

Q2 C 1X PECI <10pF/Node

Host / Originator PECI Client

Additional PECI Clients

圖 2-2. PECI EC 連接示例 Processor VCCST R

Out VREF_CPU VCCST PECI Embedded Controller In 43 Ohm VCCST

2.2 Intel® 虛擬化技術

Intel® 虛擬化技術 （Intel® VT） 使單個系統顯示為軟體中的多個獨立系統。這允許多個獨立的作業 系統在單個系統上同時運行。Intel® VT 包含支援基於 Intel 架構微處理器和晶片組的平臺虛擬化的技 術元件。

資料表，第 1 卷，共 2 卷 19 技術

Intel® 虛擬化技術 （Intel® VT） Intel® 64 和 Intel® 架構 （Intel® VT-x） 增加了處理器中的硬體支 援，以提高虛擬化性能和魯棒性。Intel® 定向 I/O （Intel® VT-d） 的虛擬化技術通過添加硬體輔助 支援來提高 I/O 設備虛擬化性能，從而擴展了 Intel® VT-x。 Intel® VT-x 規範和功能說明包含在 Intel® 64 體系結構軟體發展人員手冊 （第 3 卷）中。提供： HTTP://www.intel.com/products/processor/manuals Intel® VT-d 規範和其他 VT 文檔可在以下方式參考： HTTP://www.intel.com/content/www/us/en/virtualization/virtualization-technology/intel- virtualization-technology.html

2.2.1 Intel® 虛擬化技術 （Intel® VT）適用于 Intel® 64 和 Intel® 架構 （Intel® VT-X）

Intel® VT-x 目標 Intel® VT-x 為 IA 平臺的虛擬化提供了硬體加速。虛擬機器監視器 （VMM） 可以使用 Intel® VT-x 功 能來提供改進的可靠虛擬化平臺。通過使用 IntelvT-x® VMM 是： • 堅固：VMM 不再需要使用准虛擬化或二進位轉換。這意味著 VmM 將能夠運行現成的作業系統 和應用程式，而無需執行任何特殊步驟。 • 增強型：Intel® VT 使 VmM 能夠在 IA x86 處理器上運行 64 位客體作業系統。 • 更可靠：由於硬體支援，VmM 現在可以更小、更複雜、更高效。這提高了可靠性和可用性，並 降低了軟體衝突的可能性。 • 更安全：在 VMM 中使用硬體過渡可增強 VM 的隔離，並進一步防止一個 VM 的損壞影響同一系 統上的其他 VM。

Intel® VT-x 主要功能

處理器支援以下新增的 Intel® VT-x 功能： • 擴展頁表 （EPT） 訪問和髒位 — EPT A/D 位使 VmM 能夠有效地實現記憶體管理和頁面分類演算法，以優化 VM 記憶體操 作，例如碎片化、分頁、即時移轉和檢查點。如果沒有對 EPT A/D 位的硬體支援，VmM 可 能需要通過將 EPT 分頁結構標記為不存在或唯讀來類比 A/D 位，並產生 EPT 頁故障 VM 退 出和相關軟體處理的開銷。 •EPTP（EPT 指標）切換 — EPTP 交換是特定的 VM 功能。EPTP 交換允許來賓軟體 （在 VMX 非根操作中，由 EPT 支 援）請求不同的 EPT 分頁結構層次結構。這是 VMX 非根操作中的軟體可以在不退出 VM 的 情況下請求更改 EPTP 的功能。軟體將能夠在 VMX 根操作中由軟體預先確定的一組潛在的 EPTP 值中進行選擇。 • 暫停迴圈退出 — 支援 VMM 計畫程式，用於確定多處理器虛擬機器的虛擬處理器何時未執行有用的工作。當 前未計畫虛擬機器的所有虛擬處理器，並且相關虛擬處理器處於涉及 PAUSE 指令的迴圈中 時，可能會發生此情況。新功能允許檢測此類迴圈，因此稱為 PAUSE 環路退出。

處理器 IA 內核支援以下 Intel® VT-x 功能： • 擴展頁表 （EPT） — EPT 是硬體輔助頁表虛擬化。 — 它消除了從客體作業系統到 VMM 的 VM 出口，以便進行卷影頁表維護。 • 虛擬處理器代碼 （VPID） — 能夠分配 VM ID 以標記處理器 IA 核心硬體結構 （如 TIB）。 — 這樣可以避免在 VM 轉換時刷新，從而降低 VM 轉換時間並全面減少虛擬化開銷。

20 資料表，第 1 卷，共 2 卷 技術

• 來賓搶佔計時器 — VMM 在 VMM 指定的時間量後搶佔客體作業系統的執行的機制。VMM 在輸入來賓之前設 置計時器值。 — 該功能?明 VMM 開發人員在靈活性和服務品質 （QoS） 保證方面。 • 描述項表退出 — 描述項表退出允許 VMM 通過防止重新置放關鍵系統資料結構 （如 IDT （中斷描述表）、 GDT （通用描述元表）、LDT（本地描述項表）來保護客體作業系統免受內部 （基於惡意 軟體）的攻擊和 TSS （任務段選擇器）。 — 使用此功能的 VMM 可以攔截 （通過 VM 退出）重新置放這些資料結構並防止它們被惡意 軟體篡改的嘗試。

2.2.2 Intel® 虛擬化技術 （Intel® VT），用於定向 I/O（Intel® VT-d）

Intel® VT-d 目標

Intel® VT-d 的主要目標是基於域的隔離和基於硬體的虛擬化。域可以抽象地定義為平臺中的隔離環 境，該平臺分配了主機實體記憶體的子集。Intel® VT-d 為虛擬化平臺提供了加速的 I/O 性能，並為 軟體提供了以下功能： • I/O 設備分配和安全性：用於靈活地將 I/O 設備分配給 VM 並擴展 VM 的 I/O 操作的保護和隔離 屬性。 • DMA 重新映射：用於支援從設備直接記憶體存取 （DMA） 的獨立位址轉換。 • 中斷重映射：用於支援從設備和外部中斷控制器到適當的 VM 的中斷隔離和路由。 • 可靠性：用於記錄和報告系統軟體 DMA 並中斷可能損壞記憶體或影響 VM 隔離的錯誤。

Intel® VT-d 通過將給定 I/O 設備的事務關聯到與設備分配到的來賓關聯的翻譯表來實現位址轉換。 它通過下圖中的資料結構來這樣做。此表在設備的 PCI Express® 匯流排 / 設備 / 功能 （B/D/F） 編號和轉換表的基本位址之間創建關聯。此資料結構由 VMM 填充，以便根據上述設備分 配限制將設備映射到翻譯表，並包括包含來賓特定位址轉換的多級轉換表 （VT-d 表）。

資料表，第 1 卷，共 2 卷 21 技術

圖 2-3. 設備到域映射結構

(Dev 31, Func 7) Context entry 255

(Dev 0, Func 1)

(Dev 0, Func 0) Context entry 0

Context entry Table (Bus 255) Root entry 255 Address Translation For bus N Structures for Domain A

(Bus N) Root entry N

(Bus 0) Root entry 0

Root entry table

Context entry 255

Context entry 0 Address Translation Context entry Table Structures for Domain B For bus 0

Intel® VT-d 功能 （通常稱為 Intel®vT-d 引擎）通常在電腦系統的 PCI Express® 主機橋接器元件或 附近實現。這可能位於晶片組元件中，或位於具有集成 I/O 的處理器的 PCI Express® 功能中。當一 個此類 VT-d 引擎從 PCI Express® 匯流排接收 PCI Express® 事務時，它使用與事務關聯的 B/D/F 編 號來搜索 Intel® VT-d 轉換表。在此過程中，它使用 B/D/F 編號遍歷上圖所示的資料結構。如果在此 資料結構中找到有效的 Intel® VT-d 表，則使用該表轉換 PCI Express 匯流排上提供的位址。如果找 不到給定翻譯的有效翻譯表，則會導致 Intel® VT-d 故障。如果需要 Intel® VT-d 轉換，Intel® VT-d 引擎將執行 N 級桌面演練。

有關詳細資訊，請參閱 Intel® 定向 I/O 體系結構專用技術 HTTP://www.intel.com/content/dam/ www/public/us/en/documents/product-specifications/vt-directed-io-spec.pdf

Intel® VT-d 主要功能

處理器支援以下 Intel® VT-d 功能： • 記憶體控制器和處理器圖形符合 Intel® VT-d 2.1 規範。 • 兩個 Intel® VT-d DMA 重新映射引擎。

22 資料表，第 1 卷，共 2 卷 技術

— iGFX DMA 重新映射引擎 — 預設 DMA 重新映射引擎 （涵蓋除 iGFX 以外的所有設備） • 支援根條目、上下文輸入和預設上下文 • 39 位來賓物理位址和主機物理位址寬度 • 僅支援 4K 頁面大小 • 僅支援基於寄存器的故障記錄 （僅適用于單個條目），並支援 MSI 故障中斷 • 支援葉和非葉緩存 • 支援預設頁表的啟動保護 • 支援不緩存不正確頁表條目 • 支援在 IOTLB 失效時基於硬體刷新已翻譯但掛起的寫入和掛起的讀取 • 支援全域、特定于域和特定于頁面的 IOTLB 失效 • 支援 MSI 週期 （MemWr 解決 FEEx_xxxxh）未轉換的中斷重映射 • 支援排隊失效 • 支援 Intel® VT-d 翻譯旁路位址範圍 （傳遞）

處理器支援以下新增的 Intel® VT-d 功能： • 4 級 Intel® VT-d 頁面步調 - 預設 Intel® VT-d 引擎以及處理器圖形 VT-d 引擎都升級為支援 4 級 Intel® VT-d 表 （調整後的來賓位址寬度為 48 位） • Intel® VT-d 超級頁面 – 支援 Intel® VT-d 超級頁面 （2 MB，1 GB）預設 Intel® VT-d 引擎 （涵 蓋除 IGD 之外的所有設備） IGD Intel® VT-d 引擎不支援超級頁面，BIOS 應在啟用 iGfx 時禁用預設 Intel® VT-d 引擎中的超 級頁面。

注意 : Intel® VT-d 技術可能並非在所有 SKU 上都可用。

2.2.3 Intel® APIC 虛擬化技術 （Intel® APICv）

APIC 虛擬化是一組功能，可用於支援中斷虛擬化和進階可程式中斷控制卡 （APIC）。

啟用 APIC 虛擬化後，處理器將類比對 APIC 的許多訪問，跟蹤虛擬 APIC 的狀態，並提供虛擬中斷 - 所有這些都在 VMX 非根操作中，無需 VM 退出。

以下是與 APIC 虛擬化和虛擬中斷相關的 VM 執行控制項 • 虛擬中斷傳遞。此控制項支援評估和傳遞掛起的虛擬中斷。它還允許將寫入 （記憶體映射或基 於 MSR，啟用）模擬到控制中斷優先順序的 APIC 寄存器。 • 使用 TPR 陰影。此控制項允許通過 CR8 類比對 APIC 任務優先順序寄存器 （TPR） 的訪問，如 果啟用，則通過記憶體映射或基於 MSR 的介面進行訪問。 • 虛擬化 APIC 訪問。此控制項通過導致 VM 退出訪問 VMM 指定的 APIC 訪問頁，實現對 APIC 的 記憶體映射訪問的虛擬化。某些其他控制項 （如果設置）可能會導致類比其中一些訪問，而不 是導致 VM 退出。 • 虛擬化 x2APIC 模式。此控制項支援對 APIC 的基於 MSR 的訪問的虛擬化。 • APIC 寄存器虛擬化。此控制項允許通過從虛擬 APIC 頁滿足大多數 APIC 寄存器 （啟用）來讀 取大多數 APIC 寄存器的記憶體映射和基於 MSR 的讀取。它將記憶體映射寫入定向到 APIC 訪問 頁到虛擬 APIC 頁，然後通過 VM 退出進行 VMM 模擬。

資料表，第 1 卷，共 2 卷 23 技術

• 進程已過帳的中斷。此控制項允許軟體在資料結構中發佈虛擬中斷並向另一個邏輯處理器發送 通知 ; 收到通知後，目標處理器將通過將發佈的中斷複製到虛擬 APIC 頁面來處理這些中斷。

注意 : Intel® APIC 虛擬化技術可能並非在所有 SKU 上都可用。 Intel® APIC 虛擬化規範和功能說明包含在 Intel® 64 架構軟體發展人員手冊 （第 3 卷）中。提供： HTTP://www.intel.com/products/processor/manuals

24 資料表，第 1 卷，共 2 卷 技術

2.3 安全技術

2.3.1 Intel® 受信任執行技術

Intel® 可信執行技術 （Intel® TXT） 定義了平臺級增強功能，這些增強功能為創建受信任的平臺提供 了構建基塊。

Intel® TXT 平臺有助於提供控制環境的真實性，以便希望依賴該平臺的人能夠做出適當的信任決策。 Intel® TXT 平臺通過精確測量和驗證控制軟體來確定控制環境的身份。

信任決策的另一個方面是平臺抵制更改控制環境嘗試的能力。Intel® TXT 平臺將抵制軟體進程更改控 制環境或繞過控制環境設置的邊界的嘗試。

Intel® TXT 是一組擴展，旨在提供系統軟體的測量和控制啟動，然後為自己及其可能執行的任何其他 軟體建立受保護的環境。

這些擴展增強了兩個方面： • 啟動測量發射環境 （MLE）。 • 保護 MLE 免受潛在腐敗的影響。

增強的平臺使用更安全的模式擴展 （SMX） 提供這些啟動和控制介面。

SMX 介面包括以下功能： • 測量 / 驗證 MLE 的啟動。 • 確保上述測量得到保護並將其存儲在安全位置的機制。 • 允許 MLE 控制自我修改嘗試的保護機制。

該處理器還提供系統管理模式 （SMM） 體系結構的其他增強功能，以提高安全性和性能。處理器提 供新的 MSR，以： • 啟用第二個 SMM 範圍 • 啟用 SMM 代碼執行範圍檢查 • 選擇是將 SMM 保存狀態寫入舊 SMRAM 還是 MSR • 確定執行緒是否會延遲進入 SMM • 確定執行緒是否被阻止進入 SMM • 目標 SMI，啟用 / 禁用執行緒回應 SMI，包括 VW 和 II 對於上述功能，BIOS 應在嘗試訪問上述任何寄存器之前測試關聯的功能位。 有關詳細資訊，請參閱 Intel® 可信執行技術測量啟動的環境程式設計指南，請參見： HTTP://www.intel.com/content/www/us/en/software-developers/intel-txt-software- development-guide.html 注意 : Intel® TXT 技術可能並非在所有 SKU 上都可用。

2.3.2 Intel® 進階加密標準新指令 （Intel® AES-NI）

處理器支援 Intel® 進階加密標準新指令 （Intel® AES-NI），這是一組單指令多資料 （SIMD） 指令， 基於高級加密實現快速安全的資料加密和解密標準 （AES）。Intel® AES-NI 對於各種加密應用程式 （如執行大量加密 / 解密、身份驗證、亂數產生和經過身份驗證的加密的應用程式）非常有價值。 AES 被廣泛接受為政府和行業應用的標準，並廣泛部署在各種協定中。

資料表，第 1 卷，共 2 卷 25 技術

Intel® AES-NI 包含六個 Intel® SSE 指令。AESENC、AESENC、AESDEC 和 AESDELAST 四個指令 有助於高性能 AES 加密和解密。其他兩個，AESIMC 和 AESKEYGENASSIST，支援 AES 金鑰擴展程 式。總之，這些說明為支援 AES 提供了完整的硬體 ; 提供安全、高性能和靈活性。

與以前的產品相比，這一代處理器顯著提高了 Intel® AES-NI 的性能。

Intel® AES-NI 規範和功能說明包含在 Intel® 64 體系結構軟體發展人員手冊 （第 2 卷）中。提供： HTTP://www.intel.com/products/processor/manuals

注意 : Intel® AES-NI 技術可能並非在所有 SKU 上都可用。

2.3.3 PCLMULQDQ （執行無攜帶乘法四字）指令

處理器支援無攜帶乘法指令 PCLMULQDQ。PCLMULQDQ 是單指令多資料 （SIMD） 指令，用於計 算兩個 64 位運算元的 128 位無攜帶乘法，而無需生成和傳播載運。無攜帶乘法是多個加密系統和標 準的基本處理元件。因此，加速無攜帶乘法可顯著有助於實現高速安全計算和通信。

PCLMULQDQ 規範和功能說明包含在 Intel ® 64 體系結構軟體發展人員手冊 （第 2 卷）中。提供： HTTP://www.intel.com/products/processor/manuals

2.3.4 Intel® Secure Key

處理器支援 Intel® 安全金鑰 （以前稱為數位亂數產生器 （DRNG），這是一種由高品質熵源支援的 軟體可見亂數產生機制。此功能可通過 RDRAND 指令提供給程式師。由此產生的亂數產生能力旨在 符合這方面的現有行業標準 （ANSI X9.82 和 NIST SP 800-90）。

RDRAND 指令的一些可能用法包括用於各種應用的加密金鑰生成，包括通信、數位簽章、安全存儲 等。

RDRAND 規範和功能說明包含在 Intel® 64 體系結構軟體發展人員手冊 （第 2 卷）中。提供： HTTP://www.intel.com/products/processor/manuals

2.3.5 停止執行位元

執行禁用位允許記憶體在與支援的作業系統結合時標記為無法執行。如果代碼嘗試在無法執行記憶 體中運行，處理器將引發作業系統錯誤。此功能可以防止某些類別的病毒或蠕蟲利用緩衝區溢位漏 洞，從而有助於提高系統的整體安全性。

2.3.6 引導防護技術

引導防護技術是引導完整性保護技術的一部分。引導防護可以通過防止未經授權的啟動區的執行來? 明保護平臺引導完整性。使用 Boot Guard，平臺製造商可以創建啟動策略，以便根據製造商定義的 策略調用未經授權的 （或不受信任的）啟動區將觸發平臺保護。

在硬體中基於驗證時，引導防護將平臺啟動過程的信任邊界擴展到硬體級別。

引導防護通過以下方法實現此目的： • 使用 Intel 架構元件提供基於硬體的靜態根信任 （S-RTM）和信任驗證根 （RTV）。 • 為平臺製造商啟動策略提供體系結構定義。 • 使用 Intel 體系結構元件強制實施製造提供了啟動策略。

26 資料表，第 1 卷，共 2 卷 技術

此保護的好處是，Boot Guard 可以防止將製造商的硬體重新用於運行未經授權的軟體堆疊，從而? 明維護平臺完整性。

注意 : 引導防護的可用性可能因不同的 SKU 而異。

2.3.7 Intel® 監控器模式執行保護 （SMEP）

Intel® 監控器模式執行保護 （SMEP） 是一種機制，通過在系統以最高權限等級運行時阻止來自使 用者模式代碼的惡意軟體攻擊，提供下一級別的系統保護。此技術有助於防止病毒攻擊和不需要的 代碼傷害系統。有關詳細資訊，請參閱 Intel® 64 體系結構軟體發展人員手冊，第 3 卷：： HTTP://www.intel.com/products/processor/manuals

2.3.8 Intel® 管理模式訪問保護 （SMAP）

Intel® 管理模式訪問保護 （SMAP） 是一種機制，通過阻止惡意使用者欺騙作業系統分支使用者資 料，提供下一級別的系統保護。該技術關閉了針對作業系統的非常受歡迎的攻擊媒介。

有關詳細資訊，請參閱 Intel® 64 體系結構軟體發展人員手冊，第 3 卷： HTTP://www.intel.com/products/processor/manuals

2.3.9 Intel® Software Guard Extensions (Intel®SGX)

軟體防護擴展 （SGX） 是一種處理器增強功能，旨在?明保護應用程式的完整性和機密的機密性，並 抵禦軟體和某些硬體攻擊。

軟體防護擴展 （SGX） 體系結構提供了創建名為 Enclave 的孤立執行環境的功能，這些環境來自受 保護的記憶體區域。

可以使用新的特殊 ISA 命令訪問安全區代碼，這些命令可跳轉到每個 Enclave 預定義位址。只能從 同一飛地代碼訪問安全區內的資料。

後一種安全聲明在所有特權級別下都持有，包括主管模式 （ring-0）、系統管理模式 （SMM） 和其 他安全區。

Intel® SGX 具有記憶體加密引擎，可加密 Enclave 記憶體，並保護其免受損壞和重播攻擊。

Intel® SGX 比替代可信執行環境 （TEE） 的優勢包括： • 安全區使用 C/C++ 使用行業標準構建工具編寫。 • 在處理器上運行時處理能力高。 • 大量記憶體以及非易失性存儲 （如磁片磁碟機）可用。 • 使用標準 IDEs （整合式開發環境）進行簡單維護和調試 • 可擴展到同時運行的更多應用程式和供應商 • 動態記憶體分配： — 堆和執行緒池管理 — 按需堆疊增長 — 動態模組 / 庫載入 — 垃圾收集器等應用程式中的併發管理 — 初始重定位後 EPC 頁面 （安全區頁面緩存 - 受存儲保護的記憶體）的寫入保護 — 按需創建字碼頁 （JIT、加密代碼模組）

資料表，第 1 卷，共 2 卷 27 技術

• 允許啟動 Intel 當前提供的飛地以外的活動 • 最大受保護記憶體大小已增加到 256MB。 — 支援 64、128 和 256MB 受保護記憶體大小。 • VMM 超額訂閱。VMM 超額訂閱機制允許 VMM 向虛擬機器提供比平臺上實際可用的資源更多 的資源。初始的 Intel® SGX 架構針對 EPC 分區 / 膨脹模型進行了優化，其中 VMM 為每個 SGX 客體作業系統分配一個靜態 EPC 分區，無需超額訂閱，來賓可以自由管理 （即超額訂閱）自己 的 EPC 分區。Intel® SGX EPC 超額訂閱擴展體系結構提供了一組新指令，允許 VmM 為其客體 作業系統高效地超額訂閱 EPC 記憶體。

有關詳細資訊，請參閱 Intel® SGX 網站：

HTTPs://software.intel.com/en-us/sgx

Intel® SGX 規範和功能說明包含在 Intel® 64 體系結構軟體發展人員手冊，第 3 卷中。提供： HTTP://www.intel.com/products/processor/manuals

2.3.10 Intel® 安全雜湊演算法擴展 （Intel® SHA 擴展）

安全雜湊演算法 （SHA） 是最常用的加密演算法之一。SHA 的主要用法包括資料完整性、消息身份 驗證、數位簽章和重復資料消除。隨著安全解決方案的廣泛使用不斷增加，SHA 現在出現在比以往 更多的應用程式中。Intel® SHA 擴展旨在提高這些基於 Intel® 架構的處理器上這些計算密集型演算 法的性能。

Intel® SHA 擴展是一個基於 Intel® 流 SIMD 擴展 （Intel® SSE） 的七個指令系列，它們一起使用以加 速基於 Intel 架構的處理器上處理 SHA-1 和 SHA-256 的性能。鑒於 SHA 在日常計算裝置中的重要 性與日俱增，新指令旨在為單個資料緩衝區的雜湊處理提供所需的性能提升。性能優勢不僅有助於 提高給定應用程式的回應能力和降低功耗，還有助於開發人員在新應用程式中採用 SHA 來保護資 料，同時實現使用者體驗目標。這些指令的定義方式簡化了它們映射到大多數軟體庫的演算法處理 流，從而簡化了開發。

有關 Intel® SHA 的更多資訊，請訪問：

HTTP://software.intel.com/en-us/articles/intel-sha-extensions

2.3.11 使用者模式指令預防 （UMIP）

使用者模式指令預防 （UMIP） 允許某些指令僅在管理器模式下執行 （環 0），從而為作業系統內核 提供額外的強化功能。

如果作業系統加入宣告使用 UMIP，則強制執行以下指令以主管模式運行： • SGDT - 存儲 GDTR 寄存器值 • SIDT - 存儲 IDTR 寄存器值 • SLDT - 存儲 LDTR 寄存器值 • SMSW - 存儲電腦狀態字 • STR - 存儲 TR 寄存器值

在使用者模式下嘗試執行此類操作會導致一般保護異常 （#GP）。

UMIP 規範和功能說明包含在 Intel® 64 體系結構軟體發展人員手冊 （第 3 卷）中。提供： HTTP://www.intel.com/products/processor/manuals

28 資料表，第 1 卷，共 2 卷 技術

2.3.12 讀取處理器 ID （RDPID）

返回當前邏輯處理器 ID 的配套指令，並提供使用 RDTSCP 指令的更快替代方法。

RDPID 規範和功能說明包含在 Intel® 64 體系結構軟體發展人員手冊 （第 2 卷）中。提供： HTTP://www.intel.com/products/processor/manuals

2.4 電源和性能技術

2.4.1 Intel® 智慧緩存技術

Intel® 智慧緩存技術是共用的最後一級緩存 （LLC）。

LLC 也可以稱為第三級緩存。

LLC 在所有 IA 內核和處理器圖形之間共用。

第一級和第二級緩存不在物理內核之間共用，並且每個物理內核都有一組單獨的緩存。

LLC 的大小特定于 SKU，每個物理內核最多為 2MB，是 16 路關聯緩存。

2.4.2 IA 核心級別 1 和級別 2 緩存

第一級緩存分為資料緩存和指令緩存。處理器一級緩存大小為 48KB 的資料和 32KB 的說明。第一級 緩存是八向關聯緩存。

第二級緩存同時保存資料和指令。它也稱為中間級緩存或 MLC。處理器二級緩存大小為 512KB，是 八向關聯緩存。

資料表，第 1 卷，共 2 卷 29 技術

圖 2-4. 處理器緩存層次結構

L1 DCU IFU DCU IFU DCU IFU DCU IFU

CORE CORE CORE CORE

L2 MLC MLC MLC MLC

L3 LLC - Last Level Cache Inclusive, shared cache

Other System PCIe Devices Agent Local Memory

Notes: 1. L1 資料緩存 （DCU） - 48KB （每個內核） 2. L1 指令緩存 （IFU） - 32KB （每個內核） 3. MLC - 中級緩存 - 512KB （每核）

2.4.3 Intel® 渦輪加速 Max 技術 3.0

Intel® 渦輪增壓最大技術 3.0 （ITBMT 3.0） 為單個處理器內核提供不同的最大渦輪頻率。

為了啟用 ITBMT 3.0，處理器公開了各個核心功能 ; 包括不同的最大渦輪頻率。

允許每個核心頻率功能變化的作業系統可以通過將任務分配給更快的內核來最大化功耗和性能使用， 尤其是在低核心計數工作負載上。

啟用這些功能的處理器還可以允許軟體 （通常是驅動程式）覆蓋每核最大 Turbo 頻率限制，並通過 中斷機制通知作業系統。

有關 Intel® 渦輪增壓 Max 3.0 技術的更多資訊，請參閱

HTTP://www.intel.com/content/www/us/en/architecture-and-technology/turbo-boost/ turbo-boost-max-technology.html

注意 : Intel® 渦輪增壓 Max 3.0 技術可能並非在所有 SKU 上都可用。

30 資料表，第 1 卷，共 2 卷 技術

2.4.4 電源感知中斷路由 （PAIR）

處理器包括增強的電源性能技術，該技術根據執行緒或處理器 IA 內核的睡眠狀態將中斷路由到該內 核。例如，為了節省能源，它將中斷路由到活動處理器 IA 內核，而不會喚醒深度空閒處理器 IA 內 核。為了獲得性能，它將中斷路由到空閒 （C1） 處理器 IA 內核，而不會中斷已重負載的處理器 IA 內核。此增強功能主要適用于高中斷方案，如千兆 LAN、WLAN 週邊設備等。

2.4.5 Intel® 超執行緒技術 (Intel® HT 技術 )

該處理器支援 Intel® 超執行緒技術 （Intel® HT 技術），允許執行處理器 IA 內核作為兩個邏輯處理器 運行。雖然某些執行資源 （如緩存、執行單元和匯流排）是共用的，但每個邏輯處理器都有自己的 體系結構狀態，具有自己的通用寄存器和控制寄存器集。應使用 BIOS 啟用此功能，並且需要作業系 統支援。

Intel 建議使用 Intel® Windows® 7 或更高版本啟用 Intel 超執行緒技術，並在所有早期版本的 Windows® 作業系統上禁用 Intel® 超執行緒技術。有關 Intel® 超執行緒技術的更多資訊，請參閱 http://www.intel.com/technology/platform-technology/hyper-threading/

注意 : Intel® HT 技術可能並非在所有 SKU 上都可用。

2.4.6 Intel® 渦輪加速技術 2.0

Intel® Turbo Boost 技術 2.0 允許處理器 IA 內核 / 處理器顯卡內核在低於功率、溫度和電流限制的情 況下，以比處理器 IA 核心基本頻率 / 處理器圖形基本頻率更快、自動運行。Intel® 渦輪增壓技術 2.0 功能旨在提高多執行緒和單線程工作負載的性能。

與上一代產品相比，Intel® 渦輪增壓技術 2.0 將提高應用功率與 TDP 的比率，並在短期內將功率提 高到高達 PL2 的 TDP 之上。因此，設計得低於熱設計指南的熱解決方案和平臺冷卻可能會遇到熱和 性能問題，因為更多應用往往會在很長一段時間內以最大功率限制運行。

注意 : Intel® 渦輪增壓技術 2.0 可能並非在所有 SKU 上都可用。

2.4.6.1 Intel® 渦輪增壓技術 2.0 功率監控

在渦輪模式下工作時，處理器會監控自己的功率，並調整處理器和圖形頻率，以在熱顯著時間段內 將平均功率保持在限制內。處理器估計封裝上所有元件的封裝功率。如果工作負載導致溫度超過程 式溫度限制，處理器將使用自我調整熱監視器保護自己。

2.4.6.2 Intel® 渦輪增壓技術 2.0 功率控制

Intel® 渦輪增壓技術 2.0 功率控制說明如下部分和圖所示。多個控制項同時運行，允許針對多個系統 熱和功率限制進行自訂。這些控制項允許在系統約束範圍內進行渦輪優化，並且可通過 MSR、 MMIO 和 PECI 介面進行訪問。

2.4.6.3 Intel® 渦輪增壓技術 2.0 頻率

要確定活動處理器 IA 內核中的最高性能頻率，處理器會考慮以下因素： • 在 C0 狀態下運行的處理器 IA 內核數。

• 估計處理器 IA 內核電流消耗和 ICCMax 設置。 • 估計封裝之前和當前功耗和渦輪功率限制。 • 包裝溫度。

資料表，第 1 卷，共 2 卷 31 技術

任何這些因素都會影響給定工作負載的最大頻率。如果達到功率、電流或熱限，處理器將自動降低 頻率以保持在 TDP 限制內。僅當作業系統請求 P0 狀態時，渦輪處理器頻率才處於活動狀態。有關 P 狀態和 C 狀態的詳細資訊，請參閱。 Chapter 3, “ 電源管理 ”

2.4.7 增強的 Intel 速度步 ® 技術

增強的 Intel SpeedStep® 技術使作業系統能夠控制和選擇 P 狀態。以下是增強型 Intel 速度步 ® 技 術的主要功能： • 多個頻率和電壓點，可實現最佳性能和電源效率。這些操作點稱為 P 狀態。 • 頻率選擇是通過寫入處理器 MSR 來控制的軟體。電壓根據所選頻率和有源處理器 IA 內核的數量 進行優化。 — 一旦確定電壓，PLL 就會鎖定到目標頻率。 — 所有有源處理器 IA 內核具有相同的頻率和電壓。在多核處理器中，選擇所有活動 IA 內核中 請求的最高頻率 P 狀態。 — 隨時接受軟體請求的轉換。如果正在進行以前的轉換，則新轉換將延遲到上一個轉換完成。 • 處理器在內部控制電壓斜率，以確保無毛刺過渡。

注意 : 由於 P 狀態之間的轉換延遲較低，因此每秒可以進行大量轉換。

2.4.8 Intel® 速度換檔技術

Intel® 速度轉換技術是一種由硬體控制頻率的節能方法，而不是依靠作業系統控制。作業系統知道可 用的硬體 P 狀態並請求所需的 P 狀態，或者它可以讓硬體確定 P 狀態。作業系統請求基於其工作負 載要求和對處理器功能的認識。處理器決策基於不同的系統約束，例如：工作負載需求、熱限制， 同時考慮作業系統要求的最小和最高級別以及性能的使用中視窗。

2.4.9 Intel® 高級向量擴展 2 （Intel® AVX2）

Intel® 高級向量擴展 2.0 （Intel® AVX2）是 Intel 指令集的最新擴展。Intel® AVX2 擴展了 Intel® 高 級向量擴展 （Intel® AVX）與 256 位整數指令、浮點融合乘法 （FMA） 指令和收集操作。256 位整 數向量有利於數學、編解碼器、圖像和數位信號處理軟體。FMA 提高了人臉檢測、專業成像和高性 能計算的性能。收集操作增加了許多應用程式的向量化機會。除了向量擴展之外，這一代 Intel 處理 器還添加了新的位操作指令，這些指令在壓縮、加密和通用軟體中非常有用。 有關 Intel® AVX 的更多資訊，請參閱 http://www.intel.com/software/avx

Intel® 高級向量擴展 （Intel® AVX）旨在實現某些整數和浮點操作的更高輸送量。由於處理器功率特 性不同，使用 AVX 指令可能會導致 a） 部件在基本頻率以下工作 b） Intel® 渦輪增壓技術 2.0 的某些 部件未達到任何或最大渦輪頻率。性能因硬體、軟體和系統組態而異，使用者應諮詢系統製造商以 獲取更多資訊。

Intel® 高級向量擴展是指 Intel® AVX、Intel® AVX2 或 Intel® AVX-512。

有關 Intel® AVX 的更多資訊，請參閱 HTTPs://software.intel.com/en-us/isa-extensions/intel- avx。

注意 : Intel® AVX 和 AVX2 技術可能並非在所有 SKU 上都可用。

2.4.10 Intel® 64 架構 x2APIC

x2APIC 體系結構擴展了為中斷傳遞提供關鍵機制的 xAPIC 體系結構。此擴展主要是為了提高處理器 的可定址性。

32 資料表，第 1 卷，共 2 卷 技術

具體來說，x2APIC： • 保留與 xAPIC 體系結構相容的所有關鍵元素： — 交付模式 — 中斷和處理器優先順序 — 中斷源 — 中斷目標型別 • 提供擴展以擴展邏輯和物理目標模式的處理器可定址性 • 添加新功能以提高中斷傳遞的性能 • 降低基於連結的體系結構上的邏輯目標模式中斷傳遞的複雜性

x2APIC 架構通過 xAPIC 提供的關鍵增強功能如下： • 支援兩種操作模式，為未來的平臺創新提供向後相容性和可擴充性： — 在 xAPIC 相容模式下，APIC 寄存器通過記憶體映射介面訪問到 4K 位元組頁，與 xAPIC 體 系結構相同。 — 在 x2APIC 模式下，APIC 寄存器通過特定于型號的寄存器 （MSR） 介面進行訪問。在此模 式下，x2APIC 體系結構顯著提高了處理器的可定址性，並在中斷傳遞方面提供了一些增強 功能。 • 在 x2APIC 模式下，處理器可定址性範圍增加： — 物理 xAPIC ID 欄位從 8 位增加到 32 位，允許中斷處理器在物理目標模式下高達 4G-1 處理 器的可定址性。x2APIC 架構的處理器實現可以以軟體透明的方式支援小於 32 位。 — 邏輯 xAPIC ID 欄位從 8 位增加到 32 位。32 位邏輯 x2APIC ID 被劃分為兩個子欄位 - 群集 中的 16 位群集 ID 和 16 位邏輯 ID。因此，（2+20） - 16）處理器可以在邏輯目標模式下定 址。處理器實現可以支援少於 16 位的群集 ID 子欄位和邏輯 ID 子欄位在軟體無關的方式。 • 更高效的 MSR 介面訪問 APIC 寄存器： — 為了增強處理器間和自導中斷傳遞以及虛擬化本地 APIC 的能力，APIC 寄存器集只能通過 基於 MSR 的介面在 x2APIC 模式下訪問。xAPIC 使用的記憶體映射 IO （MMIO） 介面在 x2APIC 模式下不受支援。 • 對訪問 APIC 寄存器的語義進行了修訂，以簡化系統軟體對常用 APIC 寄存器的程式設計。具體 而言，已修改使用中斷命令寄存器 （ICR） 和中斷結束 （EOI） 寄存器的軟體語義，以便更有 效地傳遞和調度中斷。 • x2APIC 擴展通過在 "x2APIC" 模式下啟用本地 x2APIC 單元，可供系統軟體使用。為了從 x2APIC 功能中獲益，需要新的作業系統和新的 BIOS，並且特別支援 x2APIC 模式。 • x2APIC 架構為 xAPIC 架構提供了向後相容性，並為未來的 Intel 平臺創新提供了可擴展的正向 擴展。

注意 : Intel® x2APIC 技術可能並非在所有 SKU 上都可用。

有關詳細資訊，請參閱 Intel® 64 體系結構 x2APIC http://www.intel.com/products/processor/ manuals/ 規範。

2.4.11 Intel® 事務同步擴展 （Intel® TSX-NI）

Intel® 事務同步擴展 （Intel® TSX-NI） 提供一組指令集擴展，允許程式師指定用於事務同步的代碼 區域。程式師可以使用這些擴展來實現細部鎖定定的性能，同時實際使用廣泛鎖定進行程式設計。 有關 Intel® TSX-NI 的詳細資訊，請參閱 Intel® 64 體系結構軟體發展人員手冊，第 2 卷： HTTP://www.intel.com/products/processor/manuals

注意 : 在電話 ® TSX-NI 可能並非在所有 SKU 上都可用。

資料表，第 1 卷，共 2 卷 33 技術

2.4.12 Intel® GNA （GMM 和神經網路加速器）

GNA 代表 GAussian 混合模型和 N 耳膜網路 A 加速器

GNA 用於處理語音辨識，而無需使用者訓練序列。GNA 旨在卸載處理器內核和系統記憶體，完成複 雜的語音辨識任務，並提高語音辨識精度。GNA 旨在每秒計算數百萬高斯概率密度函數，無需載入 處理器內核，同時保持低功耗。

CPU CPU Core0 Core1

CPU CPU DRAM Core2 Core3 Memory Bus Memory

SRAM GNA

DSP Memory Bus Memory

2.4.13 高級向量擴展 512 位 （Intel® AVX-512）

Intel® AVX 支援範圍擴大為 512 位 SIMD 操作。程式可以在 512 位向量中打包 8 個雙精度和 16 個單 精確度浮動數位，以及 8 個 64 位和 16 個 32 位整數。這樣，Intel® AVX/AVX2 只需一條指令即可處 理的資料元素數量是 Intel® SSE 的四倍。

Intel® AVX-512 指令非常重要，因為它們為最苛刻的計算任務提供了更高的性能。Intel® AVX-512 指令通過在指令功能設計中包含前所未有的豐富度，提供了最高級別的編譯器支援。

Intel® AVX-512 功能包括 32 個向量寄存器，每個 512 位寬和 8 個專用遮罩寄存器。Intel® AVX- 512 是一個靈活的指令集，包括支援廣播、嵌入式掩蔽以實現預置、嵌入式浮點舍入控制、嵌入式 浮點故障抑制、散射指令、高速數學指令，以及大位移值的緊湊表示。

Intel® AVX-512 與 Intel® AVX 的相容性級別比之前向 SIMD 操作的新寬度過渡更強大。與 Intel® SSE 和 Intel® AVX 不同，在性能不差的情況下，Intel® AVX 和 Intel®avX-512 指令的混合不受處 罰。Intel® AVX 將 YMM0-YMM15 地圖註冊到 Intel® AVX-512 寄存器 ZMM0-ZMM15（在 x86-64 模式下），非常類似于Intel® SSE 註冊到 Intel® AVX 寄存器。因此，在支援 Intel® AVX-512 的處理 器中，Intel® AVX 和 Intel® AVX2 指令在前 16 個 ZMM 寄存器的較低 128 位或 256 位上運行。

Intel® AVX-512 說明在 Intel® 體系結構指令集擴展程式設計參考 （未來體系結構）中記錄：

HTTPs://software.intel.com/sites/default/files/managed/b4/3a/319433-024.pdf

Intel® AVX-512 具有多個擴展，CPUID 已增強以公開。 • AVX512F （基礎） - 使用 EVEX 編碼方案擴展大多數基於 32 位和 64 位的 AVX 指令，以支援 512 位寄存器、操作遮罩、參數廣播以及嵌入式舍入和異常控制 • AVX512CD （衝突偵測） - 高效的衝突偵測，允許將更多迴圈向量化

34 資料表，第 1 卷，共 2 卷 技術

• AVX512BW （位元組和字） - 擴展 AVX-512 以涵蓋 8 位和 16 位整數操作 • AVX512DQ （雙字和四字） - 擴展 AVX-512 以涵蓋 32 位和 64 位整數操作 • AVX512VL （向量長度） - 擴展大多數 AVX-512 操作，以在 XMM （128 位）和 YMM （256 位）寄存器上操作 • AVX512IFMA （整數融合乘法 - 添加） - 使用 52 位精度融合整數的乘法相法 • AVX512VBMI （向量位元組操作指令） - 添加 AVX-512BW 中不存在的向量位元組排列指令 • AVX512VBMI2 （向量位元組操作指令 2） - 添加位元組/ 字載入，存儲並串聯帶移位 • VPOPCNTDQ - 設置為 1 的位數 • VPCLMULQDQ - 四字的無攜帶乘法 • AVX-512VNNI （向量神經網路指令） - 用於深度學習的向量指令 • AVX512GFNI （加盧瓦場新指令） - 用於計算加盧瓦場的向量指令 • AVX512VAES （向量 AES 指令） - AES 編碼的向量指令 • AVX512BITALG （位演算法） - 位元組 / 字位操作指令擴展 VPOPCNTDQ

注意 : Intel® AVX-512 可能並非在所有 SKU 上都可用。

2.4.14 緩存行寫回 （CLWB）

將包含從快取一致性域中緩存層次結構的任何級別的記憶體運算元指定的線性位址的緩存行 （如果 髒）寫回記憶體。行可以保留在緩存層次結構中的非修改狀態。在緩存層次結構中保留行是一種性 能優化 （由硬體視為提示），以減少後續訪問中緩存未命中的可能性。硬體可以選擇在緩存層次結 構中的任何級別保留行，在某些情況下，可能會使緩存層次結構中的行無效。源運算元是位元組記 憶體位置。

CLWB 指令在 Intel® 體系結構指令集擴展程式設計參考 （未來體系結構）中記錄：

HTTPs://software.intel.com/sites/default/files/managed/b4/3a/319433-024.pdf

2.5 Intel® 影像處理單元 （Intel® IPU）

2.5.1 平臺映射基礎架構

平臺映射基礎結構基於以下硬體元件： • 攝像機子系統：位於系統蓋內，包含 CMOS 感應器、閃光燈、LED、I/O 介面 （MIPI® CSI-2 和 I2C+）、對焦控制和其他元件。 • 攝像機 I/O 控制器：I/O 控制器位於處理器中，包含 MIPI-CSI2 主機控制器。主機控制器是 PCI 設備 （獨立于議會聯盟設備）。CSI-2 HCI 將外部映射中的成像資料引入系統，並使用 I2C 為映 射提供命令和控制通道。 • Intel® 議會聯盟 （影像處理單元）：議會聯盟處理拜耳感應器捕獲的原始圖像。結果圖像由靜 止攝影和視頻捕獲應用程式 （JPEG、H.264 等）使用。

資料表，第 1 卷，共 2 卷 35 技術

圖 2-5. 處理器攝像頭系統

Camera Subsystem 1 Flash LED Privacy LED

CSIǦ2 Sensor Module Camera Control Logic IPU4 PMIC ISP MIPI* CSI-2 Processor’s Input Subsystem

I2C (A)

PCH Camera Subsystem 2 Interfaces I2C (B) Camera Subsystem 3 Camera Subsystem 4

2.5.2 Intel® 影像處理單元 （Intel® IPU）

Intel® IPU 是處理器上的嵌入式攝像機子系統硬體元件，它利用可程式設計 VLIW （很長的指令字） SIMD 向量處理器 （硬體）以高品質處理視頻和靜止圖像，同時消耗低功耗固定功能管道 （加速 器），3個標量處理器等。硬體加速器和計算功能的組合允許後期更改所需的靈活性和修補能力，並 允許處理器支援未來的感應器技術，同時保持電源和性能。

2.6 調試技術

2.6.1 Intel® 處理器跟蹤

Intel® 處理器跟蹤 （Intel® PT） 是添加到Intel® 體系結構中的跟蹤功能，用於軟體調試和分析。 Intel® PT 提供更精確的軟體控制流和計時資訊的功能，對軟體執行的影響有限。這增強了調試軟體 崩潰、掛起或其他異常以及回應能力和短期性能問題的能力。

Intel® VTune ™ 用於系統的放大器和 Intel® 系統調試器是 Intel® 系統工作室 2015 （和更新）產品的 一部分，該產品包括新的調試和跟蹤功能的更新，包括 Intel® PT 和 Intel® 跟蹤中心。

Intel® 系統工作室 2015 可在 HTTPs://software.intel.com/en-us/system-studio 下載。

支援 Intel® PT 的 Linux® 性能實用程式的更新可在 HTTPs://github.com/virtuoso/linux-perf/tree/ intel_pt 下載。它需要重建內核和 perf 實用程式。

§ §

36 資料表，第 1 卷，共 2 卷 電源管理

3 電源管理

本章提供有關以下電源管理主題的資訊： • 高級配置和電源介面 （ACPI） 狀態 • 處理器 IA 核心電源管理 • 集成記憶體控制器 （IMC） 電源管理 • 處理器圖形電源管理

圖 3-1. 處理器電源狀態

G0 – Working

S0 – Processor powered on

C0 – Active mode

P0

Pn

C2

C3

C6

C7

C8

C9

C10

G1 – Sleeping

S3 cold – Sleep – Suspend To Ram (STR)

S4 – Hibernate – Suspend To Disk (STD), Wakeup on PCH

G2 – Soft Off

S5 – Soft Off – no power,Wakeup on PCH

G3 – Mechanical Off

* Note: Power states availability may vary between the different SKUs

資料表，第 1 卷，共 2 卷 37 電源管理

3.1 支援高級配置和電源介面 （ACPI） 狀態

本節介紹處理器支援的 ACPI 狀態。

表 3-1. 系統狀態

狀態 描述

G0/S0/C0 完全打開： CPU 操作。可以關閉單個設備以節省電源。不同的 CPU 操作級別由 Cx 狀態定義。

GO/S0/Cx Cx 狀態：CPU 管理 C 狀態本身，可以處於低功耗狀態

掛起到 RAM （STR）：系統上下文在系統 DRAM 中維護，但非關鍵電路的電源關閉。記憶體將保留，並 G1/S3 繼續刷新。所有外部時鐘關閉 ;RTC 時鐘和內部環形振盪器時鐘仍在切換。 在 S3 中，SLP_S3 信號保持斷言，SLP_S4 和 SLP_S5 處於非活動狀態，直到喚醒發生。

掛起到磁片 （STD）：系統的上下文在磁片上維護。然後關閉系統的所有電源，但恢復所需的邏輯除外。 G1/S4 外部看起來與 S5 相同，但可能具有不同的喚醒事件。 在 S4 中，SLP_S3 和 SLP_S4 都保持斷言，SLP_S5 處於非活動狀態，直到喚醒發生。

軟關閉：系統上下文未維護。除重新開機所需的邏輯外，所有電源均已關閉。醒來時需要完全啟動。 G2/S5 在這裡，SLP_S3、SLP_S4 和 SLP_S5 都處於活動狀態，直到喚醒發生。

機械關閉：系統上下文未維護。除 RTC 外，所有電源均關閉。不可能發生 " 喚醒 " 事件，因為系統沒有任 G3 何電源。如果使用者取出電池、關閉機械開關，或者系統電源處於不足以為 " 喚醒 " 邏輯供電的水準，則 會出現此狀態。當系統電源返回時，轉換將依賴于進入 G3 之前的狀態。

表 3-2. 集成記憶體控制器 （IMC） 狀態

狀態 描述

通電 CKE 斷言。活動模式。

預充電電源關閉 CKE 取消斷言 （不是自刷新），所有銀行都關閉。

活動電源關閉 CKE 取消斷言 （非自刷新），至少一個銀行處於活動狀態。

自刷新 使用設備自刷新進行 CKE 取消斷言。

表 3-3. G、S 和 C 介面狀態組合

全球 （G）狀 睡眠 （S） 狀 處理器包 （C） 處理器狀態 系統時鐘 描述 態 態 狀態

G0 S0 C0 完全打開 開啟 完全打開

G0 S0 C2 深度睡眠 開啟 深度睡眠

G0 S0 C3 深度睡眠 開啟 深度睡眠

G0 S0 C6/C7 深度斷電 開啟 深度斷電

G0 S0 C8/C9/C10 關閉 開啟 更深的斷電

G1 S3 關閉電源 關閉 關閉，RTC 除外 掛起到記憶體

G1 S4 關閉電源 關閉 關閉，RTC 除外 掛起到磁片

G2 S5 關閉電源 關閉 關閉，RTC 除外 軟關閉

G3 不適用 關閉電源 關閉 關閉電源 硬關閉

3.2 處理器 IA 核心電源管理

在執行代碼時，增強的 Intel SpeedStep® 技術和 Intel 速度換檔 ® 技術根據工作負載優化處理器的 IA 核心頻率和電壓。每個頻率和電壓工作點都由 ACPI 定義為 P 狀態。當處理器不執行代碼時，它將 處於空閒狀態。低功率空閒狀態由 ACPI 定義為 C 狀態。一般來說，更深的電源 C 狀態有更長的進入 和退出延遲。

38 資料表，第 1 卷，共 2 卷 電源管理

3.2.1 作業系統 /HW 受控 P 狀態

3.2.1.1 增強的 Intel 速度步進 ® 技術

增強的 Intel® 速度步 ® 技術使作業系統能夠控制和選擇 P 狀態。有關詳細資訊，請參閱。 Section 2.4.7, “ 增強的 Intel 速度步 ® 技術 ”

3.2.1.2 Intel® Speed Shift 技術

Intel® 速度轉換技術是一種由硬體控制頻率的節能方法，而不是依靠作業系統控制。有關詳細資訊， 請參閱 Section 2.4.8, “Intel® 速度換檔技術 ”。

3.2.2 低功耗空閒狀態

當處理器空閒時，使用低功耗空閒狀態 （C 狀態）來節省電量。對於數值較高的 C 狀態，會採取更 多節能措施。然而，更深的 C 狀態有更長的退出和進入延遲。C 狀態的解析度出現線上程、處理器 IA 內核和處理器包級別。如果啟用了 Intel® 超執行緒技術，則執行緒級 C 狀態可用。

小心 : 除非啟用所有低功耗空閒狀態，否則無法確保長期可靠性。 圖 3-2. 處理器 IA 內核的空閒電源管理細分

Thread 0 Thread 1 Thread 0 Thread 1

Core 0 State Core N State

Processor Package State

雖然單一執行緒可以請求低功耗 C 狀態，但僅在處理器 IA 核心 C 狀態解析後才會執行節能操作。處 理器 IA 核心 C 狀態由處理器自動解析。對於執行緒和處理器 IA 核心 C 狀態，在進入任何其他 C 狀態 之前，需要轉換到 C0 狀態和從 C0 狀態轉換。

3.2.3 請求低功耗空閒狀態

請求低功耗空閒狀態的主要軟體介面通過帶有子狀態提示的 MWAIT 指令和 HLT 指令 （對於 C1 和 C1E）。但是，軟體可能會使用傳統方法 I/O 從 ACPI 定義的處理器時鐘控制寄存器 （稱為 P_LVLx） 進行 C 狀態請求。這種請求 C 狀態的方法為使用 I/O 讀取啟動 C 狀態轉換的作業系統提供了舊版支 援。

對於舊版作業系統，P_LVLx I/O 讀取在處理器內轉換為等效的 MWAIT C 狀態請求。因此，P_LVLx 讀取不會直接導致 I/O 讀取到系統。該功能稱為 I/O MWAIT 重定向，應在 BIOS 中啟用。要啟用它， 請參閱相應的處理器系列 BIOS 規範。

資料表，第 1 卷，共 2 卷 39 電源管理

BIOS 可以寫入 PMG_IO_CAPTURE MSR 的 C 狀態範圍欄位，以限制捕獲的 I/O 位址範圍，並類比 MWAIT 類似功能。超出此範圍的任何 P_LVLx 讀取不會導致 I/O 重定向到 MWAIT （Cx），就像請 求一樣。它們像正常的 I/O 指令一樣通過。

使用 P_LVLx I/O 指令時，無法定義 MWAIT 子狀態。如果使用 I/O MWAIT 重定向，則 MWAIT 子狀 態始終為零。預設情況下，P_LVLx I/O 重定向啟用 EFLAGS 上的 MWAIT" 中斷 "。IF' 功能可觸發中 斷喚醒，即使中斷被 EFLAGS 遮罩。如果。

3.2.4 處理器 IA 核心 C 狀態規則

以下是所有處理器 IA 核心 C 狀態的一般規則，除非另有說明： • 處理器 IA 核心 C 狀態由最低數位執行緒狀態確定 （例如執行緒 0 請求 C1E，而執行緒 1 請求 C6 狀態，從而導致處理器 IA 核心 C1E 狀態）。請參閱 G、S 和 C 介面狀態組合表。 •在： — 發生中斷 — 如果使用 MWAIT/ 時間 MWAIT 指令輸入狀態，則訪問受監視位址 — 與 " 時間 "MWAIT 指令對應的截止時間到期 • 定向到單一執行緒的中斷僅喚醒該執行緒。 • 如果處理器 IA 內核中的任何執行緒處於活動狀態 （處於 C0 狀態），則內核的 C 狀態將解析為 C0。 • 進入處理器包的任何中斷都可能喚醒任何處理器 IA 內核。 • 系統重置將重新初始化所有處理器 IA 內核。

表 3-4. 核心 C 狀態

核心 C 狀 C 狀態請求指令 描述 態

C0 不適用 正在執行代碼的處理器 IA 內核的正常運行狀態

C1 MWAIT （C1） 自動停止 - 核心執行已停止，自動時鐘門控 （C0 狀態的包）

C1E MWAIT （C1E） 核心 C1 = 最低頻率和電壓工作點 （在 C0 狀態下封裝）

MWAIT （C6/7/7s/ 處理器 IA，將其 L1 指令緩存、L1 資料緩存和 L2 緩存刷新到 LLC 共用緩存內核，在降 C6-C10 C8/9/10）或 IO 讀 - 低 IA 內核電壓之前將其體系結構狀態保存到 SRAM，如果可能，也可以將其減少到 P_LVL3/4/5/6/7/8 0V。核心時鐘已關閉。

核心 C 狀態自動降級

一般來說，較深的 C 狀態，如 C6 或 C7，有長時間的延遲，並且有更高的能量進入 / 退出成本。當 更深的 C 狀態的進入 / 退出頻率較高時，由此產生的性能和能量懲罰變得顯著。因此，不正確或低 效地使用更深的 C 狀態會對電池壽命和空閒電源產生負面影響。為了在更深的 C 狀態中增加駐留時 間並延長電池壽命和空閒電源，處理器支援 C 狀態自動降級。

C 狀態自動降級： • C7/C6 到 C1/C1E

將處理器 IA 內核從 C6/C7 降級到 C1/C1E 的決定基於每個處理器 IA 內核的即時駐留歷史記錄。在每 個處理器 IA 核心 C6/C7 請求時，處理器 IA 核心 C 狀態將降級為 C1，直到建立足夠的駐留量。此 時，允許處理器 IA 內核進入 C6 或 C7。如果處理器 IA 內核上經歷的中斷速率較高，並且處理器 IA 內核很少處於此類中斷之間的深度 C 狀態，則處理器 IA 內核可以降級為 C1 狀態。

預設情況下，此功能處於禁用狀態。BIOS 應在 PMG_CST_CONFIG_CONTROL 寄存器中啟用它。 自動降級策略也由此寄存器配置。

40 資料表，第 1 卷，共 2 卷 電源管理

3.2.5 包裝 C 狀態

處理器支援 C0、C2、C3、C6、C7、C8、C9 和 C10 封裝狀態。以下是包 C 狀態條目的一般規則的 摘要。除非另有說明，否則這些適用于所有包 C 狀態： • 包 C 狀態請求由所有處理器 IA 內核中最低的數值處理器 IA 核心 C 狀態確定。 • 處理器根據處理器 IA 內核空閒電源狀態和平臺元件的狀態自動解析包 C 狀態。 — 如果平臺不授予處理器輸入請求的包 C 狀態的許可權，則每個處理器 IA 內核的空閒電源狀 態可能低於包。 — 該平臺可允許在處理器中實現額外的功耗節省。 — 對於包 C 狀態，處理器在輸入任何其他 C 狀態之前不需要輸入 C0。 — 進入包 C 狀態可能會受到自動降級 ， 也就是說，如果處理器使用啟發式方法確定更深的 C 狀態導致更好的電源 / 性能，則處理器可能會將包保留在更深的包 C 狀態中，然後由作業 系統請求。

當檢測到中斷事件時，處理器退出包 C 狀態。根據中斷事件的類型，處理器執行以下操作： • 如果收到處理器 IA 核心中斷事件，則目標處理器 IA 內核將啟動，中斷事件消息將轉發到目標處 理器 IA 內核。 — 如果未遮罩中斷事件，則目標處理器 IA 內核將進入處理器 IA 核心 C0 狀態，處理器進入包 C0。 — 如果遮罩中斷事件，處理器將嘗試重新輸入其以前的包狀態。 • 如果中斷事件是由於記憶體訪問或窺探請求， — 但是平臺沒有請求將處理器保持在更高的包 C 狀態，該包返回到其以前的 C 狀態。 — 平臺請求更高的電源 C 狀態，記憶體訪問或窺探請求被服務，並且包保持高功率 C 狀態。

圖 3-3. 包 C 狀態進入和退出

Package C0

Package C2

Package C3 Package C6 Package C7 Package C8 Package C9 Package C10

表 3-5. 包裝 C 狀態 ( 第 1 頁，第 2 頁 )

包 C 狀態 描述 依賴

C0 處理器活動狀態 -

資料表，第 1 卷，共 2 卷 41 電源管理

表 3-5. 包裝 C 狀態 ( 第 2 頁，第 2 頁 )

包 C 狀態 描述 依賴

軟體無法明確要求。 記憶體路徑可能已打開。 在以下情況時，處理器將進入包 C2： • 從包 C0 過渡到深包 C 狀態或從深包 C 狀態過 渡到包 C0。 • RC6 中請求的所有 IA 內核或更深的處理器圖形 所有處理器 IA 內核均位於 C6 或更深的處理器中。 C2 內核，但有一些約束 （LTR、在不久的將來程 RC6 中的處理器圖形內核。 式設計計時器事件等）阻止進入任何比 C2 狀態 更深的狀態。 • 所有 IA 內核請求 C6 或更深的 + RC6 中的處理 器圖形內核，但收到設備記憶體訪問請求。完 成所有未完成的記憶體請求後，處理器將轉換 回更深的包 C 狀態。

所有處理器 IA 內核均位於 C6 或更深的處理器中。 在以下情況時，處理器將進入包 C3： RC6 中的處理器圖形。 • C6 或更深的 IA 內核 + RC6 中的處理器圖形內 C3 核。 記憶體在自刷新，記憶體時鐘停止。 LLC 可以刷新和關閉 • 平臺元件 / 設備允許輸入包 C3 的正確 LTR。

在以下情況時，處理器將進入包 C6： 封裝 C3。 • C6 或更深的 IA 內核 + RC6 中的處理器圖形內 BCLK 已關閉。 C6 核。 IMVP VRs 電壓降低 /PSx 狀態是可能的。 • 平臺元件 / 設備允許輸入包 C6 的正確 LTR。

封裝 C6。 在以下情況時，處理器將進入包 C7： 如果所有 IA 內核都請求 C7。 • C7 或更深的 IA 內核 + RC6 中的處理器圖形內 C7 核。 LLC 方式可能會刷新，直到它被清除。 如果整個 LLC 被刷新，電壓將從 LLC 被移除。 • 平臺元件 / 設備允許輸入包 C7 的正確 LTR。

在以下情況時，處理器將進入包 C7： 包裝 C6 • C7S 或更深的 IA 內核和 RC6 中的處理器圖形 如果所有 IA 內核請求 C7S，LLC 在一個步驟中刷新，電 C7S 內核。 壓將從 LLC 中移除。 • 平臺元件 / 設備允許輸入包 C7S 的正確 LTR。

在以下情況時，處理器將進入包 C8： • C8 或更深的 IA 內核 + RC6 中的處理器圖形內 C8 核。 包 C7 + LLC 應立即刷新。 • 平臺元件 / 設備允許輸入包 C8 的正確 LTR。

包裝 C8。 在以下情況時，處理器將進入包 C9： C9 或更深的所有 IA 內核。 • C9 或更深的 IA 內核 + RC6 中的處理器圖形內 C9 核。 以 PSR 顯示或關閉電源 1。 VCCIO 保持打開狀態。 • 平臺元件 / 設備允許輸入包 C9 的正確 LTR。

包 C9。 在以下情況時，處理器將進入包 C10： PS4 或 LPM 處的所有 VR。 • C10 + RC6 中的處理器圖形內核中的所有 IA 內 C10 水晶時鐘關閉。 核。 TCSS 可能進入最低電源狀態 （TC 冷）2 • 平臺元件 / 設備允許輸入包 C10 的正確 LTR。

Notes: 1. " 在 PSR 中顯示 " 僅基於單個嵌入式面板配置和麵板支援 PSR 功能。 2. 在包 C10 時，當沒有連接到任何 TCSS 埠的設備時，TCSS 可以進入 TC 冷。

包 C 狀態自動降級

處理器可能會將包 C 狀態降級為較淺的 C 狀態，例如，它而不是進入包 C10，而是降級為包 C8 （如 要求等）。處理器降級包 C 狀態的決定基於所需的 C 狀態延遲、進入 / 退出能量 / 電源和設備 LTR。

現代待機

現代待機是一種平臺狀態。顯示超時時，作業系統會要求處理器在 RTD3 （或禁用）處輸入封裝 C10 和平臺設備，以便在空閒時實現低功耗。現代待機需要正確的 BIOS 和作業系統配置。

42 資料表，第 1 卷，共 2 卷 電源管理

動態 LLC 大小調整

當所有處理器 IA 內核請求 C7 或更深的 C 狀態時，內部啟發式會動態刷新 LLC。一旦處理器 IA 內核 進入深度 C 狀態，具體取決於其 MWAIT 子狀態請求，LLC 要麼一次逐漸刷新 N 向，要麼一次刷新所 有。當處理器 IA 內核退出到 C0 狀態時，LLC 會根據內部啟發式逐步擴展。

3.2.6 包 C 狀態和顯示解析度

集成的圖形引擎具有位於系統記憶體中的框架緩衝區。更新顯示時，圖形引擎將從系統記憶體中獲 取顯示資料。不同的螢幕解析度和刷新率具有不同的記憶體延遲要求。這些要求可能會限制處理器 可以輸入的最深層包 C 狀態。可能影響最深層包 C 狀態的其他元素如下： • 顯示幕打開或關閉 • 單顯示器或多顯示器 • 本機或非本機解析度 • 面板自刷新 （PSR） 技術

注意 : 顯示解析度不是影響處理器可能進入的最深層包 C 狀態的唯一因素。設備延遲、中斷回應延遲和核 心 C 狀態是影響處理器可以進入的最終包 C 狀態的其他因素。

下表列出了顯示解析度和最深的可用包 C-State。實際結果會有所不同。該表顯示了最深的可能包 C 狀態。系統工作負載、系統空閒以及交流或直流電源也會影響最深的可能包 C 狀態。

表 3-6. 最深的封裝 C 狀態可用

Y/U 處理器系列 1，2

解析度 顯示數 已啟用 PSR PSR 已禁用

800x600 60Hz 單核心 PC10 PC8

1024x768 60Hz 單核心 PC10 PC8

1280x1024 60Hz 單核心 PC10 PC8

1920x1080 60Hz 單核心 PC10 PC8

1920x1200 60Hz 單核心 PC10 PC8

1920x1440 60Hz 單核心 PC10 PC8

2048x1536 60Hz 單核心 PC10 PC8

2560x1600 60Hz 單核心 PC10 PC8

2560x1920 60Hz 單核心 PC10 PC8

2880x1620 60Hz 單核心 PC10 PC8

2880x1800 60Hz 單核心 PC10 PC8

3200x1800 60Hz3 單核心 PC10 PC8

3200x2000 60Hz3 單核心 PC10 PC8

3840x2160 60Hz3 單核心 PC10 PC8

4096x2160 60Hz3 單核心 PC10 PC8

5120x3200 60Hz3 單核心 PC10 PC8 Notes: 1. 所有深層狀態都帶有 " 顯示打開 "。 2. 最深的 C 狀態具有方差，依賴于各種參數，如軟體和平臺設備。

資料表，第 1 卷，共 2 卷 43 電源管理

3.3 處理器圖形電源管理

3.3.1 記憶體節省技術

3.3.1.1 Intel® 快速記憶體電源管理 （Intel® RMPM）

Intel® 快速記憶體電源管理 （Intel® RMPM） 在處理器處於封裝 C3 或更深的電源狀態時，有條件地 將記憶體置於自刷新狀態，以使系統在較深的電源狀態中保持更長時間，以便記憶體不保留用於圖 形記憶體。Intel® RMPM 功能取決於圖形 / 顯示狀態 （僅在使用處理器圖形時相關），以及由其他連 接的 I/O 設備生成的記憶體流量模式。

3.3.2 顯示節能技術

3.3.2.1 Intel® 無縫顯示刷新率交換技術 （Intel® SDRRS 技術），帶 eDP® 埠

Intel® DRRS 提供了一種機制，將監視器置於較慢的刷新速率 （更新顯示器的速率）。系統足夠智 慧，知道使用者未顯示 3D 或媒體 （如需要特定刷新率的電影）。該技術在諸如使用者處於電池模式 執行電子郵件或其他標準辦公室應用程式的情況下，在平面等環境中非常有用。當使用者在電池模 式下查看網頁或社交媒體網站時，它也很有用。

3.3.2.2 Intel® 自動顯示亮度

Intel® 自動顯示亮度功能可根據當前環境光環境動態調整背光亮度。此功能要求在面板正面有一個額 外的感應器。感應器接收不斷變化的環境光照條件，並將中斷發送到 Intel 圖形驅動程式。根據 Lux （當前環境光亮度）的變化，可通過 BLC （背光控制）調整新的背光設置。相反，這適用于明亮的 環境。Intel® 自動顯示亮度可增加背光設置。

3.3.2.3 平滑亮度

平滑亮度功能能夠對螢幕亮度進行細細微性更改。所有支援亮度控制的 Windows® 8 系統都需要支 援平滑亮度控制，並且應支援 101 級亮度控制。除了圖形驅動程式更改之外，要使此功能正常工 作，可能只需要進行很少的系統 BIOS 更改。

3.3.2.4 Intel® 顯示節能技術 （Intel® DPST） 6.3

Intel® DPST 技術實現了背光節能，同時保持良好的視覺體驗。這是通過自我調整增強顯示的圖像， 同時同時降低背光亮度來實現的。此技術的目標是在降低背光功率級別時提供等效的最終使用者感 知圖像品質。 1. 作業系統或應用程式生成的原始 （輸入）映射由 Intel® DPST 子系統進行分析。每當檢測到圖 像屬性的有意義的更改時，都會生成對 Intel® DPST 軟體的中斷。（有意義的更改是，當 Intel® DPST 軟體演算法確定顯示圖像的亮度、對比度或顏色變化已發生足夠的變化時，圖像增強和背 光控制需要更改。 2. Intel® DPST 子系統應用特定于圖像的增強功能，以提高圖像對比度、亮度和其他屬性。 3. 同時應用對背光亮度的相應降低，以生成與原始圖像具有類似使用者感知品質 （如亮度）的圖 像。

Intel® DPST 6.3 提高了功耗，而不會對性能產生負面影響。

3.3.2.5 面板自刷新 2 （PSR 2）

面板自刷新功能允許處理器圖形內核在框架緩衝區內容不不斷更改時進入低功耗狀態。此功能在支 援面板自刷新的面板上可用。除了能夠支援外，eDP® 面板還應符合 eDP 1.4 標準。PSR 2 添加部分 幀更新，需要符合 eDP® 1.4 的面板。

44 資料表，第 1 卷，共 2 卷 電源管理

3.3.2.6 低功耗單管 （LPSP）

低功耗單管是一種節能功能，通過保持非活動管道的電源關閉，有助於節省電力。此功能僅在單個 顯示配置中啟用，沒有任何縮放功能。從第四代 Intel® 酷睿™處理器系列開始支援此功能。LPSP 通 過在 eDP+ 期間僅啟用單個管道來實現，並且僅對顯示管道的支援最小。此功能與面板無關，在單 顯示模式下可與任何 eDP+ 面板 （埠 A）配合使用。

3.3.2.7 Intel® 智慧 2D 顯示技術 （Intel® S2DDDT）

Intel® S2DDT 通過減少顯示刷新所需的記憶體讀取來減少顯示刷新記憶體流量。通過減少對 IMC 的 訪問，降低了功耗。Intel® S2DDDT 僅在單管線模式下啟用。

Intel® S2DDDT 在： • 顯示非常適合壓縮的圖像，如文本視窗、投影片放映等。可憐的例子是 3D 遊戲。 • 靜態螢幕，如背景中重要部分顯示 2D 應用程式、處理器基準測試等的螢幕，或處理器空閒時的 條件。糟糕的示例是全屏 3D 遊戲和基準，它們以或接近顯示刷新率翻轉顯示圖像。

3.3.3 處理器圖形核心節能技術

3.3.3.1 Intel® 圖形動態頻率

Intel® 渦輪增壓技術 2.0 是處理器 IA 內核和圖形 （圖形動態頻率）內核在給定部件的保證處理器和 圖形頻率之上機會性地增加頻率和 / 或電壓的能力。Intel® 圖形動態頻率是一項性能功能，它利用未 使用的封裝電源和散熱來提高應用性能。頻率的增加取決於封裝中可用的功率和熱預算，以及應用 程式對附加處理器或圖形性能的需求。處理器 IA 內核控制由嵌入式控制器維護。圖形驅動程式在 P 狀態之間動態調整，以保持最佳性能、功率和散熱。圖形驅動程式將始終將圖形引擎置於其盡可能 低的 P 狀態。Intel® 圖形動態頻率需要 BIOS 支援。應提供額外的電力和熱預算。

3.3.3.2 Intel® 圖形渲染待機技術 （Intel® GRST）

Intel® 圖形渲染待機技術是一種旨在優化圖形部件平均功率的技術。在非活動或基本視訊模式期間， 圖形渲染引擎將處於睡眠狀態或渲染待機 （RS）。在渲染待機狀態下，圖形部分會將 VR （電壓調 節器）置於低電壓狀態。硬體將在進入 RS 狀態時將呈現上下文保存到分配的上下文緩衝區，並在退 出 RS 狀態時還原呈現上下文。

3.3.3.3 動態 FPS （DFPS）

動態 FPS （DFPS） 或動態畫面播放速率控制是提高 3D 工作負載能效的運行時功能。其目的是在不 影響使用者體驗的情況下限制全屏 3D 應用程式的畫面播放速率。通過限制畫面播放速率，減少了圖 形引擎上的負載，從而有機會在較低的速度下運行處理器圖形，從而節省電能。此功能適用于兩種 交流 / 直流模式。

3.4 系統代理增強 Intel 速度步 ® 技術

系統代理增強 Intel SpeedStep® 技術是基於記憶體利用率的系統代理時鐘的動態電壓頻率縮放。與 處理器內核和封裝增強型 Intel 速度步 ® 技術不同，系統代理增強型 Intel 速度步 ® 技術有三個有效 的操作點。運行輕型工作負載和 SA 增強型 Intel 速度步進 ® 技術啟用後，DDR 資料速率可能會更改 如下：

在更改 DDR 資料速率之前，處理器將 DDR 設置為自刷新並更改所需的參數。DDR 電壓保持穩定且 不變。

BIOS/MRC DDR 在最大、中、分鐘頻率下進行 DDR 培訓，設置 I/O 和定時參數。

資料表，第 1 卷，共 2 卷 45 電源管理

Table 5-5, “SA 速度增強速度步長 （SA-GV） 和齒輪模式頻率 ” 請參閱。

3.5 電壓優化

電壓優化機會性地降低了功耗，即在給定 PL1 下提高了性能。隨著時間的推移，福利會減少。基本 頻率或渦輪頻率沒有變化。在系統驗證和調優期間，應禁用此功能，以反映隨時間而預期的處理器 功率和性能。

3.6 ROP （平臺休息） PMIC

除了分立式穩壓器外，Intel 還支援特定的 PMIC （電源管理積體電路）型號，為 ROP 導軌供電。根 據支援電源映射的類型，PMC 通常分為 " 高級 " 或 " 卷 "Rop PPMC。

注意 : Intel 支援 ROP PMIC 作為 Y/U 處理器產品線的一部分。

§ §

46 資料表，第 1 卷，共 2 卷 熱管理

4 熱管理

4.1 Y/U 處理器線路熱和功率規格

以下注釋適用于 Table 4-1, “TDP 規格 （U/Y 處理器線）”、Table 4-2, “ 包裝渦輪規格 ”Table 4-3, “ 結溫規格 ”

注意 定義

TDP 和可配置 TDP 值是 SKU 段和配置的結溫工作狀態限制中的平均功耗，在製造過程中對處理器進行驗證，執行關 1 聯的 Intel 指定的高複雜性工作負載，處理器 IA 核心頻率對應于配置和 SKU。

2 TDP 工作負載可能由處理器 IA 核心密集型和圖形核心密集型應用程式的組合組成。

3 可以在運行時通過 MSR 寫入、使用 MMIO 和 PECI 命令進行修改。

" 渦輪時間參數 " 是一個數學參數 （秒的單位），使用能源使用量的移動平均值控制處理器渦輪演算法。請勿將 " 渦 4 輪時間參數 " 設置為小於 0.1 秒的值。有關更多資訊，Section 4.2.1.2, “ 平臺電源控制 ” 請參閱。

5 顯示的限制是基於渦輪時間參數的平均功率。絕對產品功率可能超過短期或病毒或未特徵工作負載下的設定限制。

處理器將控制在指定的功率限制，如 中 Section 2.4.6.1, “Intel® 渦輪增壓技術 2.0 功率監控 ” 所述。如果在運行時更 6 改了功率值和 / 或 " 渦輪時間參數 "，則演算法可能需要很短的時間 （大約 3 到 5 倍的 " 渦輪時間參數 "），才能在新 的控制限制下穩定下來。

7 這是硬體預設設置，而不是部件的行為特徵。

8 對於可控渦輪工作負載，PL2 限制可能超過 10 毫秒。

9 LPM 功率級別是一種機會型電源，不是保證值，因為用法和實現可能有所不同。

功率限制可能因產品是否支援 "TDP-up" 和 / 或 "TDP- 向下 " 模式而異。預設功率限制可在 PKG_PWR_SKU MSR 10 （614h） 中找到。

處理器晶片不能同時達到最大持續功率，因為 2 晶片的估計功率預算之和控制在等於或小於封裝 TDP （PL1） 限 11 制。

cTDP 下電功率基於 GT2 等效圖形配置。cTDP 向下不會減少活動處理器圖形 E 的數量，而是依靠功率預算管理 12 （PL1） 來實現指定的功率級別。

13 可能因 SKU 而異。

PL2_PL1_1.25 的公式是硬體預設值，但可能不代表處理器性能的最佳值。 14 通過包括電源和熱管理功能的優勢，PL2 的建議值可以更高。

15 TDP 工作負載不反映各種 I/O 連接情況，如 Thunderbolt。

16 硬體預設為 PL1 Tau_1s，通過包括電源和熱管理功能的優勢，建議使用 PL1 Tau_28s。

表 4-1. TDP 規格 （U/Y 處理器線） (第 1 頁，第 2 頁 )

處理器 IA 內核、圖 熱設計功率 段和包 組態 處理器 IA 核心頻率 圖形核心頻率 注意事項 形配置和 TDP （TDP） [w]

1.2 GHz 至 1.5 可配置 TDP 向上 GHz 25 1.05 GHz 至 1.1 基地 1 GHz 至 1.3 GHz 15 4- 芯 15W GHz 0.7 GHz 至 1.0 可配置 TDP 向下 GHz 12/13*

線性 調頻 400 MHz 300 MHz TBD U 處理器線 1,9,10,15 可配置 TDP 向上 不適用 不適用

基地 1.2 GHz 15 2- 芯 15W 0.9 千兆赫 12/13* 可配置 TDP 向下 0.9 千兆赫

線性 調頻 400 MHz 300 MHz TBD

資料表，第 1 卷，共 2 卷 47 熱管理

表 4-1. TDP 規格 （U/Y 處理器線） ( 第 2 頁，第 2 頁 )

處理器 IA 內核、圖 熱設計功率 段和包 組態 處理器 IA 核心頻率 圖形核心頻率 注意事項 形配置和 TDP （TDP） [w]

1.05 GHz 至 1.1 可配置 TDP 向上 TBD GHz GHz 12

4- 核心 1,9,10,11,15 Y 處理器系列 9W 基地 1 GHz 至 1.3 GHz 9 可配置 TDP 向下 TBD MHz TBD

線性 調頻 400 MHz 300 MHz TBD

注意 : + 符號表示近似值。 注意 : *SKU 依賴

表 4-2. 包裝渦輪規格

處理器 IA 內核、 注意事 段和包 參數 最低 硬體預設值 最大 單位 圖形配置和 TDP 項

功率限制 1 時間 （PL1 Tau） 0.01 1 448 S 4/2- 芯 GT2 3,4,5,6, U 處理器線 功率限制 1 （PL1） 不適用 15 不適用 W 7,8,14, 15W 16 功率限制 2 （PL2） 不適用 PL2=PL1=1.25 不適用 W

功率限制 1 時間 （PL1 Tau） 0.01 1 448 S 4- 芯 GT2 3,4,5,6, Y 處理器系列 功率限制 1 （PL1） 不適用 9 不適用 W 7,8,14, 9W 16 功率限制 2 （PL2） 不適用 PL2=PL1=1.25 不適用 W

表 4-3. 結溫規格

溫度範圍 TDP 規格溫度範圍 區段 符號 封裝渦輪參數 單位 注意事項 最低 最大 最低 最大

U 處理器線 BGA Tj 結溫限制 0 100 35 100 1, 2

Y 處理器線 BGA Tj 結溫限制 0 100 0 90 oC 1, 2, 3 注意 : 1. 散熱解決方案需要確保處理器溫度不超過 TDP 規格溫度。 2. 處理器結溫由數位溫度感應器 （DTS） 監控。有關 DTS 精度，Section 4.2.3.2.1, “ 數位熱感應器精度 （精度）” 請參閱 。 3. 為了 Y 處理器系列符合 90oC TDP 規格溫度，TCC 偏移 = 10 和 Tau 值應程式設計為 MSR 1A2h。建議的 TCC_Offset 平均 Tau 值為 5s。 4.2 處理器熱管理

熱解決方案提供元件級和系統級熱管理。為了允許基於 Intel 處理器的系統實現最佳運行和長期可靠 性，應設計系統 / 處理器散熱解決方案，以便處理器：

• 在最大熱設計功率 （TDP） 下保持低於最大結溫 （TjMAX） 規格。 • 符合系統約束，如系統聲學、系統皮膚溫度和排氣溫度要求。

小心： 本章給出的熱規格適用于元件和封裝級別，並特別適用于處理器。在指定限制之外操作處理器可能 會導致處理器和系統中其他元件永久損壞。

48 資料表，第 1 卷，共 2 卷 熱管理

4.2.1 溫度考量

處理器 TDP 是處理器散熱解決方案設計時應使用的最大持續功率。TDP 是本文檔中指定的功耗和結 溫工作狀態限制，在執行 Intel 指定的幾乎最壞情況的商用工作負載時，在製造基本配置時驗證該限 制 SKU 段。TDP 可能會在短時間內超過，或者如果運行非常高的功率工作負載。

處理器集成了多個處理 IA 內核、圖形內核，對於一些 SKU，在單個封裝上集成了 PCH。這可能導致 整個封裝的配電差異，在設計熱解決方案時應考慮。

Intel® 渦輪增壓技術 2.0 允許處理器 IA 內核運行速度超過基本頻率。只要處理器符合其溫度、功率 傳輸和電流控制限制，就有機會自動調用它。啟用 Intel® 渦輪增壓技術 2.0 時： • 由於處理器將嘗試利用處理器封裝中估計的可用能源預算來最大限度地提高性能，因此應用程 式應更頻繁地運行到 TDP。 • 處理器可能會在短時間內超過 TDP，以利用熱解決方案中的任何可用熱電容。此類操作的持續 時間和時間可能受處理器內平臺運行時可配置寄存器的限制。 • 圖形峰值頻率操作基於僅一個圖形域 （GT/GTx） 處於活動狀態的假設。此定義類似于 IA 核心 Turbo 概念，即當只有一個 IA 內核處於活動狀態時，可以達到峰值渦輪頻率。根據應用的工作 負載和圖形域之間的分佈情況，使用者可能無法觀察到給定工作負載或基準的峰值圖形頻率。 • 熱解決方案和平臺冷卻設計得低於熱設計指南，可能會遇到熱和性能問題。

注意： Intel® 渦輪增壓技術 2.0 可用性可能因不同 SKU 而異。

4.2.1.1 封裝電源控制

PL1、PL2、PL3、PL4 和 Tau 的封裝電源控制設置允許設計人員配置 Intel® 渦輪增壓技術 2.0，以 匹配平臺電源傳輸和封裝熱解決方案限制。 • 功率限制 1 （PL1）：不超過的平均功率閾值 - 建議設置為等於 TDP 功率。PL1 的設定不應高 於熱解決方案冷卻限制。 • 功率限制 2 （PL2）：如果超過閾值，PL2 快速功率限制演算法將嘗試將峰值限制在 PL2 以上。 • 功率限制 3 （PL3）：如果超過閾值，PL3 快速功率限制演算法將嘗試通過被動限制頻率來限制 高於 PL3 的尖峰的占空比。這是可選設置 • 功率限制 4 （PL4）：不會超過限制，PL4 功率限制演算法將搶先限制頻率，以防止峰值高於 PL4。 • 渦輪時間參數 （Tau）：用於 PL1 指數加權移動平均線 （EWMA） 功率計算的平均值常數。

注意： 1. Intel® 渦輪增壓技術 2.0 的實施只需要配置 PL1、PL1 Tau 和 PL2。 2. 預設情況下禁用 PL3 和 PL4。

資料表，第 1 卷，共 2 卷 49 熱管理

圖 4-1. 封裝電源控制

SOC/Platform Power Limiting Knobs Options Visual

PL41 Duty cycles of power peaks in this region can be configurable Power via PL3/PsysPL3 could peak PL31/PsysPL31 for up to 10ms

PL2/PsysPL21 a Power could Power in this region can be configured sustain here up to via PL1 Tau/PsysPL1 Tau ~100s seconds PL1/PsysPL11 a Power could sustain here forever Power (Average power)

Time Note1: Optional Feature, default is disabled

4.2.1.2 平臺電源控制

處理器引入了 Psys （平臺電源），以增強處理器電源管理。Psys 信號需要來自相容的充電器電路， 並路由到 IMVP9 （穩壓器）。此信號將通過 SVID 向處理器提供與熱相關的平臺總功耗（處理器和 平臺的其餘部分）。

當 Psys 信號正確實現時，系統設計人員可以利用 PsysPL1/Tau、PsysPL2 和 PsysPL3 的封裝電源 控制設置，實現額外的可管理性，以匹配 Intel® Turbo Boost 技術 2.0 的平臺電源傳輸和平臺熱解決 方案限制。PsysPL1/tau、PsysPL2 和 PsysPL3 的操作類似于 中描述的 Section 4.2.1.1, “ 封裝電源 控制 ” 處理器功率限制。 • 平臺功率限制 1 （PsysPL1）：不會超過的平均平臺功率閾值 - 建議設置為等於平臺熱容量。 • 平臺功率限制 2 （PsysPL2）：如果超過閾值，PsysPL2 快速功率限制演算法將嘗試限制 PsysPL2 以上的尖峰。 • 平臺功率限制 3 （PsysPL3）：如果超過閾值，PsysPL3 快速功率限制演算法將嘗試通過被動 限制頻率來限制 PsysPL3 以上尖峰的占空比。 • PsysPL1 Tau：用於 PsysPL1 指數加權移動平均線 （EWMA） 功率計算的平均值常數。 • Psys 信號和相關功率限制 /Tau 是系統設計器的可選選項，預設情況下處于禁用狀態。 • Psys 資料不包括充電的功耗。

50 資料表，第 1 卷，共 2 卷 熱管理

4.2.1.3 渦輪時間參數 （Tau）

渦輪時間參數 （Tau） 是一個數學參數 （秒的單位），用於控制Intel® 渦輪增壓技術 2.0 演算法。 在最大功率渦輪事件期間，處理器可以維持 PL2 的持續時間超過渦輪時間參數。如果在運行時更改 了功率值和 / 或 Turbo 時間參數，則演算法可能需要一些時間才能在新的控制限制下穩定下來。時 間因變化幅度、功率限制和其他因素而異。有一個單獨的渦輪時間參數與封裝功率控制和平臺功率 控制相關聯。

4.2.2 可配置 TDP （cTDP） 和低功耗模式

可配置 TDP （cTDP） 和低功耗模式 （LPM） 構成一個設計選項，其中處理器的行為和封裝 TDP 可 動態調整到所需的系統性能和電源包絡。可配置的 TDP 和低功耗模式技術提供了機會，通過可擴充 性、配置和適應性在選定的處理器 SKU 上運行活動工作負載時，可以區分系統設計。使用每種技術 的方案或方法是可自訂的，但通常涉及對方案的 PL1 和相關頻率的更改，從而根據系統的使用方式 導致性能變化。技術可以由作業系統電源策略或硬體事件 （如系統停靠、翻轉開關或按下按鈕）的 更改觸發 （但不限於）。cTDP 和 LPM 設計為動態配置，不需要重新開機作業系統。

注意： 可配置的 TDP 和低功耗模式技術不是電池壽命改善技術。

4.2.2.1 可配置 TDP

注意： 可配置的 TDP 可用性可能因不同的 SKU 而異。

使用 cTDP，處理器現在能夠使用備用處理器 IA 核心基本頻率來改變最大持續功率。可配置的 TDP 允許在提供額外冷卻或需要更冷、更安靜的操作模式的情況下進行操作。

cTDP 由三種模式組成，如下表所示。

表 4-4. 可配置的 TDP 模式

模式 描述

在 SKU 分段和 Table 4-1, “TDP 規格 （U/Y 處理器線）”Table 4-3, “ 結溫規格 ” 配置中指定的平均功 基地 耗和結溫工作狀態限制，在製造期間，當處理器 IA 核心頻率執行與配置和 SKU 對應的關聯 Intel 指定 的高複雜性工作負載時，將驗證處理器。

特定于 SKU 的處理器 IA 核心頻率，其中製造在為 SKU 段指定的操作條件限制集和 TTable 4-1, “TDP TDP 向上 規格 （U/Y 處理器線）” 和 Table 4-3, “ 結溫規格 ” 中可配置 TDP-Up 配置中確認邏輯功能。可配置 TDP 向上頻率和相應的 TDP 高於處理器 IA 核心基本頻率和 SKU 段基礎 TDP。

處理器 IA 核心頻率，其中製造在 為 SKU 段和 中 Table 4-1, “TDP 規格 （U/Y 處理器線）” 指定的操作 TDP 向下 條件限制集和 中 Table 4-3, “ 結溫規格 ” 可配置 TDP-Down 配置中確認邏輯功能。可配置 TDP 向下頻 率和相應的 TDP 低於處理器 IA 核心基本頻率和 SKU 段基礎 TDP。

在每一種模式下，Intel® 渦輪增壓技術 2.0 功率限制都隨著新的作業系統控制頻率範圍重新程式設 計。cTDP 模式不會更改每處理器 IA 核心渦輪頻率的最大頻率。

4.2.2.2 低功耗模式

低功耗模式 （LPM） 可提供更冷、更安靜的系統操作。通過組合多種有源功率限制技術，處理器在 等效低頻運行時可以消耗更少的功率。活動電源定義為工作負載運行時消耗的處理器電源，並不是 指在空閒操作模式下消耗的電源。

LPM 可以配置為使用以下每種方法來降低活動功率： • 限制封裝功率控制限制和 Intel® 渦輪增壓技術可用性 • 離襯裡處理器 IA 核心活動 （將處理器流量移動到內核子集） • 將處理器 IA 內核置於 LFM 或 LSF （支援頻率最低） • 利用 IA 時鐘調製

資料表，第 1 卷，共 2 卷 51 熱管理

• 將活動 E 的數量減少到 GT2 等效 （僅適用于 GT3 SKU） • TDP 規範表中列出的 LPM 功率在 LSF、GT + RPn 和 1 IA 內核啟動的處理器 IA 內核時定義

排外處理器 IA 核心活動是動態擴展工作負載到有限內核子集以及較低的渦輪功率限制的能力。它是 可用於降低有源功率的主要向量之一。但是，並非所有處理器活動都確保能夠轉移到內核的子集。 將工作負載轉移到有限的內核子集可使其他處理器 IA 內核保持空閒並節省電量。因此，當啟用 LPM 時，在等效頻率下消耗的功率更少。

最低頻率模式 （MFM） 的運行，這是在 LFM 電壓下的最低支援頻率 （LSF），可用於 LPM 下進一 步降低 LFM 能力以外的有源功率，從而實現更冷、更安靜的操作模式。

4.2.3 熱管理功能

有時，處理器可能在接近其最高工作溫度的條件下運行。這可能是由於平臺內部過熱或過熱造成的。 為了保護處理器和平臺免受熱故障的影響，存在一些熱管理功能，以降低封裝功耗，從而降低溫度， 從而保持在正常工作範圍內。此外，處理器支援幾種方法來降低記憶體功率。

4.2.3.1 自我調整熱監視器

自我調整熱監視器的目的是降低處理器 IA 內核功耗和溫度，直到其工作溫度低於其最大工作溫度。 處理器 IA 核心功耗降低通過： • 調整工作頻率 （使用處理器 IA 核心比倍增器）和電壓。 • 調節 （啟動和停止）內部處理器 IA 核心時鐘 （占空比）。

當由任何數位熱感應器 （DTS） 監控的封裝溫度達到其最大工作溫度時，即可啟動自我調整熱監視 器。最高工作溫度意味著最大結溫 TjMAX。 達到最高工作溫度將啟動熱控制電路 （TCC）。啟動時，TCC 可使處理器 IA 內核和圖形內核自我調 整地降低頻率和電壓。只要封裝溫度保持在指定限制，自我調整熱監視器將保持活動狀態。因此， 自我調整熱監視器將繼續降低封裝頻率和電壓，直到 TCC 停用。

TjMAX 經過出廠校準，使用者不可配置。預設值在 TEMPERATURE_TARGET （0x1A2） MSR 中可 見，位 [23：16]。

自我調整熱監視器不需要任何其他硬體、軟體驅動程式或中斷處理常式。它不是用於保持處理器對 PL1 = TDP 的處理器散熱控制的機制。當 PL1 = TDP 在預期使用範圍內時，系統設計應提供一種熱 解決方案，可在 PL1 + TDP 範圍內保持正常運行。

始終啟用自我調整熱監視器保護。

4.2.3.1.1 TCC 啟動偏移量

TCC 啟動偏移可以設置為 TjMAX 的偏移，以降低 TCC 和自我調整熱監視器的啟動。此外，還有一個 可選的時間視窗 （Tau），通過溫度 EWMA （指數加權移動平均線）管理處理器在 TCC 啟動偏移值 下的性能。

TCC 啟動偏移與 Tau=0

偏移 （攝氏度）可以寫入 TEMPERATURE_TARGET （0x1A2） MSR，位 [29：24]，偏移值將從 位 [23：16] 中找到的值中減去。 當時間視窗 （Tau） 設置為零時，將不會從 TjMAX 值中減去平均 值和偏移量，並用作自我調整熱監測的新最大溫度設定點。這將具有與之前產品相同的行為，使 TCC 啟動和自我調整熱監視器在此較低的目標矽溫度下發生。

如果啟用，偏移應設置為低於任何其他被動保護 （如 ACPI _PSV 行程點）

52 資料表，第 1 卷，共 2 卷 熱管理

TCC 啟動偏移與 Tau

要使用溫度 EWMA （指數加權移動平均線）管理處理器，將偏移 （攝氏度）寫入 TEMPERATURE_TARGET （0x1A2） MSR，位 [29：24]，時間視窗 （Tau） 寫入 TEMPERATURE_TARGET （0x1A2） MSR [6：0]]. 偏移值將從位 [23：16] 中的值中減去，即溫 度。

處理器將通過調整各個域的頻率來管理到此平均溫度。暫態 Tj 可以短暫超過平均溫度。過沖的大小 和持續時間由時間視窗值 （Tau） 管理。

這種平均溫度熱管理機制是另外，而不是代替 TjMAX 熱管理。也就是說，無論 TCC 啟動偏移量是否 為 0，TCC 啟動都將在 TjMAX 進行。

4.2.3.1.2 頻率 / 電壓控制

自我調整熱監視器啟動後，處理器嘗試通過降低頻率和電壓工作點來動態降低處理器溫度。操作點 由處理器 IA 內核本身自動計算，並且不需要 BIOS 與前幾代 Intel 處理器一樣對其進行程式設計。處 理器 IA 內核將擴展操作點，以便： • 電壓將根據溫度、處理器 IA 核心匯流排比率和深 C 狀態處理器 IA 內核數量進行優化。 • 處理器 IA 核心功率和溫度降低，同時將性能下降降至最低。

一旦溫度降至觸發溫度以下，工作頻率和電壓將轉換回正常系統工作點。

一旦目標頻率 / 匯流排比率得到解決，處理器 IA 內核將自動轉換為新目標。 • 在向上工作點轉換時，電壓轉換先于頻率轉換。 • 在向下過渡時，頻率轉換先于電壓轉換。 • 處理器繼續執行指令。但是，處理器將停止頻率轉換的指令執行。

如果基於處理器負載的增強 Intel SpeedStep® 技術 /P 狀態轉換 （通過 MSR 寫入）在自我調整熱監 視器處於活動狀態時啟動，則有兩種可能的結果： • 如果 P 狀態目標頻率高於處理器 IA 內核優化的目標頻率，則 P 狀態轉換將延遲至熱事件完成。 • 如果 P 狀態目標頻率低於處理器 IA 內核優化的目標頻率，處理器將轉換為 P 狀態工作點。

4.2.3.1.3 時鐘調製

如果頻率 / 電壓變化無法結束自我調整熱監視器事件，自我調整熱監視器將使用時鐘調製。時鐘調 製是通過交替關閉時鐘和打開在處理器特有的時鐘 " 開 " 時間和總時間之間的占空比來完成的。占空 比出廠配置為 25% 開和 75% 關，不能修改。當自我調整熱監視器處於活動狀態時，占空比週期配 置為 32 微秒。迴圈時間與處理器頻率無關。在處理器溫度接近其最高工作溫度時，已加入少量滯 後，以防止時鐘調製過長。一旦溫度降至最高工作溫度以下，並且遲滯計時器已過期，自我調整熱 監視器將處於非活動狀態，時鐘調製將停止。當頻率 / 電壓目標處於最小設置時，時鐘調製作為自 我調整熱監視器啟動的一部分自動接合。當時鐘調製處於活動狀態時，處理器性能將降低。當自我 調整熱監視器處於活動狀態時，以正常方式執行嗅探和中斷處理。

時鐘調製不會由封裝平均溫度控制機制啟動。

4.2.3.2 數位熱感應器

每個處理器具有多個片上數位熱感應器 （DTS），用於檢測處理器 IA、GT 和其他感興趣的暫態溫度 區域。

DTS 的溫度值可通過以下方面檢索： • 使用處理器型號特定寄存器 （MSR） 的軟體介面。 • 處理器硬體介面。

資料表，第 1 卷，共 2 卷 53 熱管理

當處理器 MSR 檢索溫度時，它是給定 DTS 的暫態溫度。當使用 PECI 檢索溫度時，它是 256 ms 時 間視窗內封裝中最高 DTS 溫度的平均值。Intel 建議將 PECI 報告的溫度用於平臺熱控制，這得益于 平均，例如風扇速度控制。平均 DTS 溫度可能不是封裝自我調整熱監視器啟動或溫度快速升高的良 好指示器，從而觸發 PACKAGE_THERM_STATUS （0x1B1） MSR 和 IA32_THERM_STATUS （0x19C） 中的規格外狀態位 Msr。

代碼執行在 C1 或更深的 C- 狀態下停止。在較低的 C 狀態下，仍可通過 PECI 監控包裝溫度。

與傳統熱器件不同，DTS 輸出的溫度相對於處理器 （Tj MAX） 支援的最大工作溫度 （TjMAX），而 不考慮 TCC 啟動偏移量。軟體有責任將相對溫度轉換為絕對溫度。絕對參考溫度在 TEMPERATURE_TARGET （0x1A2） MSR 中可讀。DTS 返回的溫度是一個隱含負整數，表示與 TjMAX 的相對偏移量。DTS 不報告溫度大於 TjMAX。DTS 相對溫度讀出直接影響自我調整熱監視器 觸發點。當包 DTS 指示它已達到 TCC 啟動 （讀數為 0x0，TCC 啟動偏移量更改時除外），TCC 將啟 動並指示自我調整熱監視器事件。TCC 啟動將降低處理器 IA 內核和圖形內核頻率、電壓或兩者。可 以使用位於處理器熱 MSR 中的兩個可程式設計閾值檢測溫度變化。這些閾值具有使用處理器 IA 內核 的本地 APIC 生成中斷的功能。有關特定註冊和程式設計的詳細資訊，請參閱 Intel® 64 體系結構軟 體發展人員手冊。

4.2.3.2.1 數位熱感應器精度 （精度）

在整個工作範圍內，與 DTS 測量相關的誤差不會超過 ±5 °C。

4.2.3.2.2 帶數位熱感應器的風扇速度控制

基於數位熱感應器的風扇速度控制 （TFAN） 是實現最佳熱性能的推薦功能。在 T 風扇溫度下，Intel 建議在 DTS 讀數達到 TjMAX 之前提供完全冷卻功能。

4.2.3.3 PROCHOT+ 信號

當 TCC 處於活動狀態時，處理器斷言 PROCHOT+ （處理器熱）。包級別上僅存在單個 PROCHOT+ 引腳。當任何 DTS 溫度達到 TCC 啟動溫度時，將斷言 PROCHOT+ 信號。PROCHOT+ 斷言策略獨 立于自我調整熱監視器啟用。PROCHOT+ 信號可以配置為：

僅輸入：PROCHOT 由外部設備驅動。

僅輸出：PROCHOT 由處理器驅動。

雙向：處理器和外部設備都可以驅動 PROCHOT 信號。

4.2.3.4 僅限 PROCHOT 輸入

建議在預設情況下將 PROCHOT+ 信號設置為僅輸入。處理器僅監視 PROCHOT+ 斷言，而不是監視 PROCHOT+ 級別。PROCHOT* 最大切換頻率不應超過 10Khz。

當 PROCHOT 設置為輸入時，僅啟用兩個功能： — 快速 PROCHOT：在 PROCHOT 斷言後啟動高達 10uS，並將處理器頻率降低一半。 — PROCHOT 降級演算法：旨在在多個 PROCHOT 斷言期間提高系統性能 （第 4.2.3.7 節中 的詳細說明）

4.2.3.5 僅限 PROCHOT 輸出

舊狀態，PROCHOT 由處理器驅動到外部設備。

54 資料表，第 1 卷，共 2 卷 熱管理

4.2.3.6 雙向 PROCHOT#

當配置為輸入或雙向信號時，PROCHOT+ 可用於熱保護其他平臺元件，如果它們過熱。處理器僅監 視 PROCHOT+ 斷言，而不是監視 PROCHOT+ 級別。PROCHOT* 最大切換頻率不應超過 10Khz

當 PROCHOT+ 由外部設備驅動時： • 該套裝軟體將立即轉換為處理器 IA 內核和圖形內核 （LFM） 支援的最低 P 狀態 （Pn）。這與 內部生成的自我調整熱監視器回應相反。 • 時鐘調製未啟動。

處理器包將保持在支援的最低 P 狀態，直到系統取消斷言 PROCHOT*。可以將處理器配置為在 PROCHOT+ 信號的斷言和取消斷言時生成中斷。

當 PROCHOT+ 配置為雙向信號，並且處理器斷言 PROCHOT* 時，處理器無法檢測到 PROCHOT* 的系統斷言。系統斷言必須等到處理器取消斷言 PROCHOT_ 後，才會由於系統斷言而執行 PROCHOT_ 操作。雖然處理器是熱的，並斷言 PROCHOT*， 功率降低，但降低速率比系統 PROCHOT+ 回應 < 100 我們。處理器散熱控制在多毫秒內以較小的增量暫存。在斷言輸出函數時， 這可能會導致 PROCHOT+ 的系統斷言出現幾毫秒的延遲。

4.2.3.7 PROCHOT 降級演算法

PROCHOT 降級演算法，旨在根據多個 EC PROCHOT 連續斷言提高系統性能。在每個 PROCHOT 斷言處理器將立即轉換到處理器 IA 內核和圖形內核 （LFM） 支援的最低 P 狀態 （Pn）。當檢測多 個 PROCHOT 連續斷言時，處理器將減少最大頻率，以減少 PROCHOT 斷言事件。處理器將繼續降 低頻率，直到未檢測到連續斷言。如果不會發生連續的 PROCHOT 斷言事件，處理器將提高頻率。 僅當 PROCHOT 配置為輸入時，才啟用 PROCHOT 降級演算法。

圖 4-2. PROCHOT 降級信號描述

4.2.3.8 使用 PROCHOT 的電壓調節器保護 #

PROCHOT+ 可用於對穩壓器 （VR） 的熱保護。系統設計人員可以創建一個電路來監控 VR 溫度並 斷言 PROCHOT*，如果啟用，則在達到 VR 的溫度限制時啟動 TCC。當 PROCHOT* 配置為雙向或 僅輸入信號時，如果處理器識別了 PROCHOT* 的系統斷言，則它將立即轉換為處理器 IA 內核和圖 形內核支援的最低 P 狀態 （Pn）。系統仍應為 VR 提供適當的冷卻，並且僅在系統冷卻故障時僅依 賴雙向 PROCHOT+ 作為備份。總體而言，系統散熱設計應允許供電電路在其溫度規格範圍內運行， 即使處理器在其 TDP 上運行也是如此。

資料表，第 1 卷，共 2 卷 55 熱管理

4.2.3.9 熱解決方案設計和 PROCHOT# 行為

使用設計合理且具有特徵的散熱解決方案，預計 PROCHOT+ 在運行功率最密集的應用時，只會在很 短的時間內被斷言。由於這些 TCC 啟動的短暫時間，處理器性能的影響預計會非常小，無法衡量。 但是，設計不足的熱解決方案無法防止在預期的環境中過度斷言 PROCHOT#，因此可能會： • 導致明顯的性能損失。 • 導致在指定最大結溫或高於指定最大接合溫度下長時間工作，影響處理器的長期可靠性。 • 即使 TCC 持續啟動 （在極端情況下），也可能無法冷卻處理器。

4.2.3.10 低功耗狀態和 PROCHOT_ 行為

根據封裝 C 狀態期間的封裝功率級別，出站 PROCHOT+ 可能會在處理器空閒時取消斷言，因為信 號中已移除電源。喚醒後，如果處理器仍然發熱，PROCHOT+ 將重新斷言，儘管通常包空閒狀態駐 留應解決任何散熱問題。PECI 介面在所有 C 狀態期間完全正常運行，預計該平臺將繼續通過 PECI 定期輪詢熱資料來管理處理器 IA 內核和封裝散熱，即使在空閒狀態期間也是如此。

4.2.3.11 THRMTRIP+ 信號

無論啟用自動模式還是按需模式，在發生災難性冷卻故障時，當矽達到可能損壞產品的物理損壞的 高溫時，封裝將自動關閉。此時，THRMTRIP+ 信號將變為啟動狀態。

4.2.3.12 臨界溫度檢測

通過監控封裝溫度來執行臨界溫度檢測。此功能用於在啟動 THRMTRIP+ 之前正常關機。但是，在 臨界溫度和 THRMTRIP+ 之間不能保證處理器的執行。如果自我調整熱監視器觸發且溫度保持較高， 則 PACKAGE_THERM_STATUS （0x1B1） MSR 中鎖定臨界溫度狀態和粘滯位，如果啟用，該情 況還會生成熱中斷。

4.2.3.13 按需模式

處理器提供輔助機制，允許系統軟體使用時鐘調製強制處理器降低功耗。此機制稱為 " 按需 " 模式， 不同于自我調整熱監視器和雙向 PROCHOT*。處理器平臺不應依賴此機制的軟體使用來限制處理器 溫度。使用處理器 MSR 或晶片組 I/O 模擬可以實現按需模式。按需模式可與自我調整熱監視器結合 使用。但是，如果系統軟體嘗試在接合 TCC 的同時啟用按需模式，則 TCC 的工廠配置占空比將覆蓋 按需模式選擇的占空比。如果基於 I/O 和基於 MSR 的按需模式發生衝突，則基於 I/O 模擬的按需模 式選擇的占空比將優先于基於 MSR 的按需模式。

4.2.3.14 基於 MSR 的按需模式

如果 IA32_CLOCK_MODULATION MSR 的位 4 設置為 1，則處理器將立即使用內部處理器 IA 核心 時鐘的調製來降低功耗，而與處理器溫度無關。時鐘調製的占空比可使用同一 IA32_CLOCK_MODULATION MSR 的位 [3：1] 進行程式設計。在此模式下，占空比可以以 12.5% 或 6.25% 的增量進行程式設計 （使用 CPUID 可發現）。使用此方法的熱節流將獨立調節每個處理器 IA 內核的時鐘。

4.2.3.15 基於 I/O 模擬的按需模式

基於 I/O 模擬的時鐘調製為作業系統軟體提供了傳統支援，這些作業系統軟體通過 I/O 寫入晶片組 （PROC_CNT） 上的 ACPI 定義的處理器時鐘控制寄存器啟動時鐘調製。使用此方法的熱節流將同時 調節所有處理器 IA 內核。

56 資料表，第 1 卷，共 2 卷 熱管理

4.2.4 Intel® 記憶體熱管理

當使用 DIMM 模組或記憶體關閉實現時，處理器通過限制記憶體流量為系統記憶體提供熱保護。處 理器支援兩個級別的限制，即通過記憶體映射的 I/O 寄存器可自訂的暖閾值或熱閾值。基於暖閾值的 節流應該是限制的中間級別。基於熱閾值的節流應該是最嚴重的。限制量由處理器動態控制。

上模熱感應器 （ODTS） 在 DRAM 模具上使用物理熱感應器。ODTS 適用于 DDR4 和 LPDDR4/x。 它用於根據 DRAM 溫度設置刷新率。記憶體控制器讀取 LPDDR4/x MR4 或 DDR4 MR3，並相應地 配置 DDR 刷新率。

§ §

資料表，第 1 卷，共 2 卷 57 記憶體

5 記憶體

5.1 系統記憶體介面

5.1.1 處理器 SKU 支援矩陣

表 5-1. DDR 支援矩陣表

技術 DDR4 LPDDR4/x

處理器 U 烏 / 年

最大頻率 [MT/s] 3200 3733

VDDQ = [V] 1.2 1.1

VDD2 = [V] 1.2 1.1

通道 x 位 2 x 64 4 x 32

DPC1 1-

RPC2 22

模具密度 [Gb] 8,16 4,8

球形圖模式 IL3/NIL 零

注意 : 1. 1DPC 是指每個通道僅路由 1DIMM 插槽時。 2. RPC = 每個通道的排名。 3. U 處理器線路上採用非交錯球形圖模式支援的交錯 SoDIMM/MD 放置，如蝴蝶或背對背 4. 所有技術的記憶體關閉都應以同質方式實現，這意味著所有 DRAM 設備都應來自同一供應商，並且具有相同的部件號。 實現 DRAM 設備的組合可能會導致嚴重的信號完整性和功能問題。 5. 不支援在同一記憶體模組的兩側具有不同技術或容量的記憶體模組。如果填充記憶體模組的一側，則另一側相同或為 空。 6. LPDDR4/x 處理器 VDDQ 為 1.1V。 LPDDR4 DRAM VDDQ 電壓為 1.1V，VDD2 為 1.1V LPDDR4x DRAM VDDQ 電壓為 0.6V，VDD2 為 1.1V

表 5-2. DDR 技術支援矩陣

外型規格 球數 DDR4 LPDDR4 LPDDR4x

SODIMM 260 U - -

索迪德 + ECC 260 U - -

x16 SDP （1R）1 96 U - -

x16 DDP （1R）1，2 96 U - -

x8 SDP （1R）1 78 U - -

Y， U x32 （1R， 2R）1 200 - Y， U

x64 （1R， 2R）1，3 432 - Y，U Y，U

+64 （1R， 2R）1，4 556 - - Y

注意 : 1. 所有技術的記憶體關閉都應以同一方式實現，這意味著所有 DRAM 設備都應來自同一供應商，並且具有相同的部件號。 實現 DRAM 設備的組合可能會導致嚴重的信號完整性和功能問題。 2. DDPx16 在樣品可用性方面處於掛起狀態。 3. U 處理器 LP4/4x x64 拓撲是非 POR 拓撲。 4. Y 處理器 LP4/4x 556 球拓撲是非 POR 拓撲。

58 資料表，第 1 卷，共 2 卷 記憶體

表 5-3. 每個系統的最大容量

處理器系列 LP4/x 32 （2x 8Gb） DDR4 1DPC 8Gb DDR4 1DPC 16Gb

U 32GB 32GB 64GB

Y 32GB 不適用 不適用

注意 : 1. Intel 在 1DPC 和 2DPC 中保持 64GB 的最大容量，未來產品將使用更高的 DDR freq，並且僅保留 1DPC 支援和最大容 量 64GB。

表 5-4. LPDDR4/x 子通道填充規則

德拉姆數量 DRAM 類型 子通道填充

1 x32 不適用

DRAM 0 已連接到子通道 A 1 2x32 DRAM 1 連接到子通道 C 1

3 x32 不適用

DRAM 0 已連接到子通道 A DRAM 1 已連接到子通道 B 4x32 DRAM 2 已連接到子通道 C DRAM 3 連接到子通道 D

1 x64 DRAM 0 連接到子通道 A 和 C 1

DRAM 0 連接到子通道 A 和 C DRAM 1 連接到子通道 B 和 D 2x64或 DRAM 0 連接到子通道 A 和 B DRAM 1 連接到子通道 C 和 D

注意 : 1. 相應地將 DRAM 0 連接到子通道 A 和 B 是可能的，但首選較少，因為 A 和 C 是優化的性能 / 頻寬。

表 5-5. SA 速度增強速度步長 （SA-GV） 和齒輪模式頻率

DDR 最大速率 [MT/ SAGV- 低 DDR CLK，齒 SAGV- 高 3 DDR CLK， SAGV- 最大 BW DDR 技術 s] 輪 齒輪 CLK，齒輪

2666 2133， G2 U - 2400，G1 2666， G2

DDR4 2933 2133， G2 U - 2400，G1 2933， G2

3200 2133， G2 U - 2400，G1 3200， G2

Y - 3200，G1 3200 2133， G2 3200， G2 U - 2400，G1 LPDDR4/x Y - 3200，G1 3733 2133， G2 3733， G2 U - 2400，G1

注意 : 1. 處理器支援動態齒輪技術，其中記憶體控制器可以以 DRAM 速度的 1：1 （Gear-1、舊模式）或 1：2 （Gear-2 模式） 比率運行。齒輪比是 DRAM 速度與記憶體控制器時鐘的比率。 MC 通道寬度等於 DDR 通道寬度乘以齒輪比。 2. SA-GV 模式 a. 低-低頻點，最小功率點。具有低功耗、低 BW、高延遲的特點。系統將保持在低到中等 BW 消耗期間的這一 點。 b. 中 - 最大頻寬點，此點是最大可能的 BW 點，受矽配置 /BIOS/SPD 限制的 DRAM 頻率點。具有中等功率和延 遲的特點，高 BW。此點適用于高 GT 和中高 IA BW c. 高 - 高點，最小記憶體延遲點，具有高功率、低延遲、中等 BW 的特點。只有在 IA 性能工作負載期間，系統才 會切換到此點，並且只有在此時才能提供足夠的 BW。 3. 每個 SKU 的高點是 QS 的可選支援目標。

資料表，第 1 卷，共 2 卷 59 記憶體

表 5-6. 支援 DDR4 非 ECC SODIMM 模組配置 （U 處理器線路）

DRAM 內 原始卡版 速度 DRAM 設 行 /Col 位址位 頁面大 DIMM 容量 DRAM 設備技術 DRAM 組織 等級數 部的銀行 本 （MT/s） 備 數的 ] 小 數量

A 3200 8GB 8Gb 1024M x 8 8 1 16/10 16 8K

A 3200 16GB 16Gb 2048M x 8 8 1 17/10 16 8K

C 3200 4GB 8Gb 512M x 16 4 1 16/10 8 8K

C 3200 8GB 16Gb 1024M x 16 4 1 17/10 8 8K

E 3200 16GB 8Gb 1024M x 8 16 2 16/10 16 8K

E 3200 32GB 16Gb 2048M x 8 16 2 17/10 16 8K

表 5-7. 支援 DDR4 記憶體關閉設備配置 （U 處理器線路）

PKG 類型 DRAM 最大系統容 速度 DRAM 組織 / 包 每通道模 每個頻道 每個通道 物理設備 頁面 （模具位 x 封 封裝密度 模具密度 內的銀 量3 （MT/s） 裝類型 具 的排名 的 PKG 排名 大小 裝位） 行

32GB 3200 SDP 8x8 1024Mx8 8Gb 8Gb 16 2 16 1 16 8K

64GB 3200 SDP 8x8 2048Mx8 16Gb 16Gb 16 2 16 1 16 8K

8GB 3200 SDP 16 x 16 512Mx16 8Gb 8Gb 4 1 4 1 8 8K

16GB1 3200 SDP 16 x 16 1024Mx16 16Gb 16Gb 4 1 4 1 8 8K

16GB 3200 DDP 8 x 16 1024Mx16 16Gb 8Gb 8 1 4 1 16 8K

32GB2，3 3200 DDP 8 x 16 2048Mx16 32Gb 16Gb 8 1 4 1 16 8K

注意 : 1. 對於 SDP：1Rx16，使用 16Gb 模具密度 - 最大系統容量為 16GB。 2. 對於 DDP：1Rx16，使用 16Gb 模具密度 - 最大系統容量為 32GB。 3. 正在等待示例可用性。 4. 最大系統容量是指已填充兩個通道的系統。

5.1.1.1 LPDDR4/x 支援的記憶體模組和設備

表 5-8. 支援的 LPDDR4/x32 DrAM 配置 （Y/U 處理器線）

PKG 類型 （每 Ch x PKG 位 每個通道的模具密 最大系統容量 PKG 密度 每個 PKG 的排名 的模具位）2 度

4 GB DDP 16 x 32 4 Gb 8 Gb 1

8 GB QDP 16x32 4 Gb 16 Gb 2

8 GB DDP 16 x 32 8 Gb 16 Gb 1

16 GB QDP 16x32 8 Gb 32 Gb 2

32GB ODP 16x32 （位元組模式） 8 Gb 64 Gb 2

注意 : 1. x32 BGA 設備為 200 個球。 2. DDP = 雙模包，QDP = 四模組，ODP- 八角模片包。 3. 每個 LPDDR4 通道包括兩個子通道。 4. 最大系統容量是指所有四個子通道都已填充的系統。

60 資料表，第 1 卷，共 2 卷 記憶體

表 5-9. 支援的 LPDDR4/x x64 DrAM 配置 （U/Y 處理器系列）

PKG 類型 （每 Ch 每個 PKG 每個通道的模 每 PKG 的 每個 PKG 最大系統容量 x PKG 位的模具 PKG 密度 的 DRAM 通 處理器系列 具密度 球數 的排名 位）2 道

8 GB QDP 16x64 8 Gb 432 32 Gb 4 烏 / 年 1

16 GB ODP 16 x 64 8 Gb 432 64 Gb 4 烏 / 年 2

8 GB1 QDP 16x64 8 Gb 556 32 Gb 4 Y 1

16 GB1 ODP 16 x 64 8 Gb 556 64 Gb 4 Y 2

注意 : 1. Y 處理器 LP4/4x 556 球拓撲是非 POR 拓撲。 2. QDP = 四模組，ODP- 八角模片包。 3. 每個 LPDDR4 通道包括兩個子通道。 4. 最大系統容量是指所有四個子通道都已填充的系統。

5.1.2 系統記憶體計時支援

IMC 支援以下 DDR 速度箱、CAS 寫入延遲 （CWL） 和主記憶體介面上的命令信號模式計時： • tCL = CAS 延遲 • tRCD = 啟動命令以讀取或寫入命令延遲 • tRP = 預充電命令週期 • tRPb = 每銀行預充電時間 • tRPab = 全銀行預充電時間 • CWL = CAS 寫入延遲 • 命令信號模式： — 1N 表示每個時鐘可能發出新的 DDR4/LPDDR4 命令 — 2N 表示每兩個時鐘可以發出一個新的 DDR4 命令

表 5-10. DDR4 系統記憶體計時支援

傳輸速率 （MT/ DRAM 設備 tCL （tCK） tRCD （ns） tRP （ns） CWL （tCK） Dpc CMD 模式 s）

9,10,11,12,14,1 DDR4 3200 22 13.75 13.75 12N 6,18,20

表 5-11. LPDDR4/x 系統記憶體計時支援

傳輸速率 （MT/ WL （tCK） DRAM 設備 模式 tCL （tCK） tRCD （ns） tRPpb （ns） tRPab （ns） s） 集 B

LPDDR4/xx837333618182130

x1637333218182130

5.1.3 系統記憶體控制器組織模式

IMC 支援兩種記憶體組織模式，單通道和雙通道。根據每個記憶體通道中 DDR 架構和 DIMM 模組的 填充方式，可以存在許多不同的配置。

資料表，第 1 卷，共 2 卷 61 記憶體

單通道模式

在此模式下，所有記憶體週期都定向到單個通道。當通道 A 或通道 B DIMM 連接器按任意順序填充 時，將使用單通道模式，但不能同時填充兩個通道。

雙通道模式 =Intel® 靈活記憶體技術模式

IMC 支援 Intel Flex 記憶體技術模式。記憶體分為對稱和非對稱區域。對稱區域從每個通道的最低位 址開始，直到非對稱區域開始或達到容量較小的通道的頂部位址為止，這是連續的。在此模式下， 系統使用雙通道模式的一個區域和單通道模式的一個區域，同時在整個記憶體陣列上運行。

注意： 通道 A 和 B 可以分別映射物理通道 0 和 1，反之亦然 ; 但是，通道 A 大小應大於或等於通道 B 大小。

圖 5-1. Intel® 彈性記憶體技術操作

TOM

C Non interleaved access

B C

Dual channel interleaved access B B B

CH A CH B

CH A and CH B can be configured to be physical channels 0 or 1 B – The largest physical memory amount of the smaller size memory module C – The remaining physical memory amount of the larger size memory module

雙通道對稱模式 （交錯模式） 雙通道對稱模式也稱為交錯模式，可在實際應用中提供最佳性能。每個緩存行 （64 位元組邊界）之 後，位址在通道之間打乒乓球。如果有兩個請求，並且第二個請求是位於第一個通道上的位址，則 可以在第一個請求返回資料之前發送該請求。如果請求兩條連續的緩存行，可以同時檢索兩行，因 為它們可確保位於相反的通道上。當通道 A 和通道 B DIMM 連接器按任意順序填充時，使用雙通道 對稱模式，每個通道中的記憶體總量相同。 當兩個通道都填充相同的記憶體容量，並且雙通道區域和單通道區域之間的邊界是記憶體的頂部時， IMC 完全在雙通道對稱模式下運行。

注意： DRAM 設備技術和寬度可能因通道而異。

62 資料表，第 1 卷，共 2 卷 記憶體

5.1.4 系統記憶體頻率

在所有模式下，系統記憶體頻率是放置在系統中的所有記憶體模組的最低頻率，通過記憶體模組上 的 SPD 寄存器確定。系統記憶體控制器支援每個通道的單個 DIMM 連接器。如果跨通道填充了具有 不同延遲的 DIMM，則 BIOS 將使用兩個通道的兩個延遲中較慢的。對於雙通道模式，兩個通道都應 填充 DIMM 連接器。對於單通道模式，只有單個通道可以填充 DIMM 連接器。

5.1.5 Intel® 快速記憶體訪問 （Intel® FMA）的技術增強

以下各節介紹了準時計畫、命令重疊和有序調度 Intel FMA 技術增強功能。

即時命令調度

記憶體控制器具有高級命令調度程式，其中同時檢查所有掛起的請求，以確定接下來要發出的最有 效的請求。最有效的請求從所有掛起的請求中選取，並及時發送到系統記憶體，以最佳使用命令重 疊。因此，無需讓所有記憶體訪問請求都單獨通過仲裁機制強制一次執行一個請求，而是可以在不 幹擾允許併發請求的當前請求的情況下啟動這些請求。這允許優化頻寬和減少延遲，同時保持適當 的命令間距以滿足系統記憶體協定。

命令重疊

命令重疊允許在通常使用的啟動、預充電和讀 / 寫命令之間插入 DRAM 命令，只要插入的命令不會 影響當前執行的命令。可以以重疊方式發出多個命令，從而提高系統記憶體協定的效率。

訂單外計畫 在利用即時調度和命令重疊增強功能的同時，IMC 會持續監控對系統記憶體的掛起請求，以最佳地 利用頻寬並減少延遲。如果對同一打開的頁面有多個請求，這些請求將背對背的方式啟動，以充分 利用打開的記憶體頁。這種動態對請求進行重新排序的能力使 IMC 能夠進一步減少延遲並提高頻寬 效率。 5.1.6 資料擾動 系統記憶體控制器集成了資料擾動功能，以儘量減少由於資料匯流排上連續 1 和 0 s 對平臺系統記憶 體 VR 造成的過度 di/dt 的影響。過去的經驗證明，資料匯流排上的流量不是隨機的，可以將能量集 中在特定的頻譜諧波上，從而產生高 di/dt，這通常受激發封裝電感和模電容之間共振的資料模式的 限制。因此，系統記憶體控制器使用資料擾動功能在系統記憶體資料匯流排上創建偽隨機模式，以 減少任何過多的 di/dt 的影響。

5.1.7 資料交換

預設情況下，處理器支援以兩種方式交換板載資料 （適用于所有段和 DRAM 技術）： • 位元組 （8 DQ = DQS _N = DQS_P） 可在通道內交換。對於 LPDDR4/x，允許在每個 32 位子 通道內進行位元組交換。 • 每個位元組中允許位交換。

5.1.8 DDR I/O 交錯

處理器支援 I/O 交錯，能夠交換 DDR 位元組以考慮路由。BIOS 在 DDR 培訓之前配置 I/O 交錯模式。

注意： Y/U 處理器產品線包僅針對非交錯模式 （NIL） 進行優化。

有兩種支援模式： • 交錯 （IL）

資料表，第 1 卷，共 2 卷 63 記憶體

• 非交錯 （NIL） 下表和圖描述了 IL 和 NIL 模式之間的引腳映射。

表 5-12. 交錯 （IL） 和非交錯 （NIL） 模式引腳映射

IL （DDR4） NIL （DDR4） NIL （LPDDR4）

通路 位元組 通路 位元組 子通道 位元組

DDR0 位元組 0 DDR0 位元組 0 DDR_A 位元組 0

DDR0 位元組 1 DDR0 位元組 2 DDR_A 位元組 2

DDR0 位元組 2 DDR0 位元組 4 DDR_B 位元組 0

DDR0 位元組 3 DDR0 位元組 6 DDR_B 位元組 2

DDR0 位元組 4 DDR1 位元組 0 DDR_C 位元組 0

DDR0 位元組 5 DDR1 位元組 2 DDR_C 位元組 2

DDR0 位元組 6 DDR1 位元組 4 DDR_D 位元組 0

DDR0 位元組 7 DDR1 位元組 6 DDR_D 位元組 2

DDR1 位元組 0 DDR0 位元組 1 DDR_A 位元組 1

DDR1 位元組 1 DDR0 位元組 3 DDR_A 位元組 3

DDR1 位元組 2 DDR0 位元組 5 DDR_B 位元組 1

DDR1 位元組 3 DDR0 位元組 7 DDR_B 位元組 3

DDR1 位元組 4 DDR1 位元組 1 DDR_C 位元組 1

DDR1 位元組 5 DDR1 位元組 3 DDR_C 位元組 3

DDR1 位元組 6 DDR1 位元組 5 DDR_D 位元組 1

DDR1 位元組 7 DDR1 位元組 7 DDR_D 位元組 3

注意： Y/U - 僅支援 NIL。

圖 5-2. 交錯 （IL） 和非交錯 （NIL） 模式映射

Interleave back to back Non-Interleave side by side

Ch B Ch B Ch B Ch B DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL Ch A Ch B DQ/DQS DQ/DQS Ch A Ch A Ch A Ch A DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL

Ch A SoDIMM Ch A SoDIMM Ch B SoDIMM

Ch B SoDIMM

64 資料表，第 1 卷，共 2 卷 記憶體

5.1.9 資料交換

預設情況下，處理器支援以兩種方式交換板載資料 （適用于所有段和 DRAM 技術）： • 位元組 （DQ_DQS） 在同一通道中的位元組之間交換。 • 位交換在特定位元組內。允許 ECC 位交換。

5.1.10 DRAM 時鐘生成

每個支援的等級都有一個差分時鐘對。處理器直接驅動到 DRAM 的時鐘對共有四個。

5.1.11 DRAM 參考電壓生成

記憶體控制器能夠在內部生成 LPDDR4 和 DDR4 參考電壓 （VREF），用於讀取和寫入操作。生成 的 VREF 可以分小步更改，並通過高級訓練程式在冷啟動期間確定最佳 VRE 光圈值，以便提供最佳 電壓以實現最佳信號裕量。

5.1.12 資料閃爍

所有處理器線路均無模對包 DDR 閃爍。

5.2 集成記憶體控制器 （IMC） 電源管理

主記憶體在正常運行期間和低功耗 ACPI C 狀態下進行電源管理。

資料表，第 1 卷，共 2 卷 65 記憶體

5.2.1 禁用未使用的系統記憶體輸出

任何系統記憶體 （SM） 介面信號，如果連接到未連接到任何實際記憶體設備的記憶體 （如 SODIMM 連接器未填充或單面），則三聲明。禁用未使用的 SM 信號的好處是： • 降低功耗。 • 減少了處理器 I/O 緩衝接收器可能因可能未端接的傳輸線路的反射而導致的過沖 / 下沖信號品質 問題。 • 未填充給定等級時，不驅動相應的控制信號 （CLK_P/CLK_N/CKE/ODT/CS）。

重置時，應假定所有行都已填充，直到可以證明它們未填充。這是因為當 CKE 在存在 DAM 的情況 下進行三次聲明時，無法確保 DAM 保持資料完整性。如果 BIOS 應酌情啟用 CKE 三狀態，因為重置 時應假定所有行都已填充。

5.2.2 DRAM 電源管理和初始化

處理器對記憶體介面的電源管理實現廣泛的支援。每個通道驅動 4 個 CKE 引腳，每個等級一個。

CKE 是節能手段之一。關閉 CKE 時，內部 DDR 時鐘被禁用，DDR 功率降低。節能因所選模式和使 用的 DDR 類型而異。有關詳細資訊，請參閱 DDR 規範中的 IDD 表。

處理器支援四種在封裝 C0 狀態下不同類型的斷電模式。可通過配置 PM PDWN 配置寄存器啟用不同 的斷電模式。CKE 斷電類型可通過 PDWN_mode （位 15：12）進行配置，空閒計時器可通過 PDWN_idle_counter （位 11：0）進行配置。

支援的不同斷電模式包括： • 無斷電 （CKE 禁用） • 主動斷電 （APD）：如果取消斷言 CKE 時有打開的頁面，則輸入此模式。在此模式下，將保留 打開的頁面。此模式下的省電量最低。DDR 的功耗由 IDD3P 定義。退出此模式會因 tXP 和少量 週期而被罰款。對於此模式，DRAM DLL 應處於打開狀態。 • PPD/DLL-off：在此模式下，DDR 上的資料分號 DLL 處於關閉狀態。此模式下的節能是所有電 源模式下最好的。功耗由 IDD2P 定義。退出此模式由 tXP 定義，但 tXPDLL （DDR 類型為 10– 20）迴圈，直到允許首次資料傳輸。對於此模式，DRAM DLL 應處於關閉狀態。 • 預充電斷電 （PPD）：如果在取消 CKE 時，DDR 中的所有銀行都預先充電，則進入此模式。此 模式下的節能是中間的 – 優於 APD，但小於 DLL 關閉。功耗由 IDD2P 定義。退出此模式由 tXP 定義。與 APD 模式的區別在於，當喚醒時，所有頁面緩衝區都為空。LPDDR 沒有 DLL。因此， 節能與 PPD/DDL 關閉一樣好，但具有更低的退出延遲和更高的性能。

只要 CKE 處於非活動狀態，則按級別確定。每個級別都有一個空閒計數器。空閒計數器在排名沒有 存取權限時立即開始計數，如果過期，排名可能會進入下電狀態，而排名的新事務不會到達佇列。 空閒計數器在最後一個傳入的事務到達時開始計數。請務必瞭解，由於斷電決策是按級別排列的， 因此 IMC 可以找到許多關閉排名的機會，即使在運行記憶體密集型應用程式時也是如此 ; 節省顯著 （根據 DDR 規範，可能只有幾瓦）。當每個通道都填充了更多的等級時，這一點非常重要。

電源模式的選擇應基於給定系統的功率性能或熱權衡： • 當試圖實現最大性能和功率或熱考慮不是一個問題：不使用斷電。 • 在嘗試最小化功耗的系統中，請嘗試使用盡可能深的斷電模式 - PPD/DLL-off 具有低怠速計時 器值。 • 在具有密集封裝的高性能系統中 （即棘手的熱設計），應考慮斷電模式，以減少加熱並避免因 加熱而導致的 DDR 限制。

66 資料表，第 1 卷，共 2 卷 記憶體

BIOS 在 PM PDWN 配置寄存器中配置的預設值為 6080，即 PPD/DLL 關閉模式，空閒計時器為 0x80 （128 DCLK）。這是一個平衡的設置，具有深度斷電模式和適度的空閒計時器值。

空閒計時器過期計數定義排名處於空閒狀態導致進入所選電源模式的 DCLK 的 # 。由於此計時器設 置為較短的時間，IMC 將有更多機會將 DDR 斷電。沒有 BIOS 掛鉤來設置此寄存器。選擇更改此寄 存器值的客戶可以通過在 BIOS 中更改該寄存器來執行此操作。對於實驗，如果 BIOS 不鎖定 IMC 寄 存器，則可以即時修改此寄存器。

5.2.2.1 CKE 的初始化作用

在通電期間，CKE 是 SDRAM 的唯一輸入，一旦通電，其電平將識別 （重定引腳以外的）。DDR 控 制器應將其壓低，以確保 SDRAM 元件在通電期間浮動 DQ 和 DQS。CKE 信號保持低 （當任何重置 處於活動狀態時），直到 BIOS 寫入配置寄存器。使用此方法，在 SDRAM 設備的電源和時鐘穩定 後，CKE 可確保保持非活動狀態的時間比指定的 200 微秒長得多。

5.2.2.2 條件自刷新

在 S0 空閒狀態期間，當處理器處於封裝 C3 或更深的電源狀態時，系統記憶體可能會有條件地置於 自刷新狀態。Section 3.3.1.1, “Intel® 快速記憶體電源管理 （Intel® RMPM）” 有關啟用 Intel HD 顯 卡的條件自刷新的詳細資訊，請參閱。

當進入 S3 = 掛起到 RAM （STR） 狀態或 S0 條件自刷新時，處理器 IA 內核會刷新掛起的週期，然 後進入處理器圖形未使用的 SDRAM 等級進入自刷新狀態。CKE 信號保持低，因此 SDRAM 設備執行 自刷新。目標行為是輸入包 C3 或更深的電源狀態的自我刷新，只要沒有記憶體請求提供服務。

5.2.2.3 動態斷電

在正常操作過程中使用記憶體的動態斷電。根據空閒條件，給定的記憶體排名可能會關閉。IMC 實 施積極的 CKE 控制，以動態地將 DRAM 設備置於斷電狀態。處理器 IA 核心控制器可配置為將設備置 於活動斷電狀態 （使用打開的頁面進行 CKE 取消斷言）或預充電斷電 （關閉所有頁面時 CKE 取消 斷言）。預充電斷電功能可節省更多電量，但性能影響更大，因為所有頁面在將設備置於斷電模式之 前，將首先關閉所有頁面。

如果啟用了動態斷電，則所有級別在執行刷新週期之前都通電，並且所有級別在刷新結束時都關閉 電源。

5.2.2.4 DRAM I/O 電源管理

應禁用未使用的信號，以節省電能並減少電磁干擾。這包括與未使用的記憶體通道關聯的所有信號。 時鐘、CKE、ODT 和 CS 信號按 DIMM 等級控制，並將為未使用的等級關閉電源。

未使用信號的 I/O 緩衝器應為三聲明 （輸出磁碟機禁用），應禁用輸入接收器（差分檢測放大器）， 並且應禁用僅與未使用信號相關的任何 DLL 電路。輸入路徑應門控，以防止由於未使用信號上的雜 訊 （通常在禁用輸入接收器時自動處理）導致雜散結果。

5.2.3 DDR 電力澆注

當處理器處於 C3 或更深的電源狀態時，處理器的 DDR I/O 支援電源門控 （DDR-EPG）。

在 C3 或更深的電源狀態下，處理器在內部將 VDDQ 門作為大多數邏輯，以減少空閒功率，同時將 所有關鍵 DDR 引腳 （如 CKE 和 VREF）保持在適當的狀態。

在 C7 或更深的電源狀態下，處理器內部會針對所有非關鍵狀態將 VCCIO 門打開，以減少空閒功率。

在 S3 或 C 狀態轉換中，DDR 不會通過訓練模式，並將還原以前的訓練資訊。

資料表，第 1 卷，共 2 卷 67 記憶體

5.2.4 電源培訓

BIOS MRC 執行電源培訓步驟，以降低 DDR I/O 功率，同時保持合理的運營裕量，但仍保證平臺運 行。這些演算法試圖削弱 MC 和 DRAM 端的 ODT、磁碟機強度和相關緩衝區參數，並使用高級數學 模型在總 I/O 功率和操作裕量之間找到最佳權衡。

§ §

68 資料表，第 1 卷，共 2 卷 USB-C+ 子系統

6 USB-C+ 子系統

USB 協定有五種速度：低速、全速、高速、超高速和超速加。請參閱 Table 6-1, “USB 規格 ”。

USB-C++ 電纜攜帶兩個物理匯流排，一個用於 USB2 （" 低 / 全 / 高 " 速度），另一個用於 USB3 添 加 （" 超高速 / 超高速 +"），在本章中，匯流排可稱為 "USB2" 和 "USB3"。

注意： 處理器的 USB 埠採用 USB3 並連接到 USB-C+ 連接器。

6.0.1 一般特徵

• U 處理器最多支援四個 USB-C+ 埠。 • Y 處理器最多支援三個 USB-C+ 埠。 • xHCI （主機控制器）和 xDCI （設備控制器）在處理器中實現，除了 PCH 中的控制器，而不是 更換。 • 處理器端不支援 USB A 型，如果需要，應懸掛 PCH。

6.0.2 USB3.x 支援的功能

• 在 USB-C+ 斷開連接時，支援節能。 • 主機 — USB3.x，SSIC （HSIC-USB2 通過 PCH xHCI 提供）。 — 通過控制器聚合 BW 至少 3GB/s、直接連接或通過 Thunderbolt。 — 至少一個 SSIC 埠。 — 每個主機埠都支援從 S0i3、Sx：連接喚醒、斷開連接、設備喚醒。 • 裝置 — 聚合 BW = 1.2 GB/s。 — D0i2 和 D0i3 電源澆注。 — 當系統處於 S0i3、Sx 中時，主機啟動喚醒時支援喚醒 — 適用于所有埠。 • 用於雙角色功能的埠路由控制 — 需要支援基於 SW/FW 和 ID 引腳的控制來檢測主機與設備連接。 — 軟體模式需要 PD 控制器或其他 FW 來控制。 • USB-R 設備到主機控制器的連接通過 UTMI+ 鏈路。

6.1 TCSS USB 塊

處理器添加了 xHCI/xDCI 控制器 （請參閱 Section 6.1.1, “USB 控制器 ”）用於 TCSS USB 支援。本 機 USB 路徑從記憶體直接轉到 PHY （請參閱 Section 6.1.2, “Phy”）。在 Thunderbolt ™模式下， USB 通過 Thunderbolt ™開關封裝，並通過 Thunderbolt ™協定通過 PHY 發送到 USB-C+ 連接器。 框圖顯示處理器內部框圖。

資料表，第 1 卷，共 2 卷 69 USB-C+ 子系統

6.1.1 USB 控制器

可擴展主機控制器介面 （xHCI） 是定義通用序列匯流排 （USB） 的主機控制器的介面規範，它能 夠與 USB 1.x、2.0 和 3.x 相容設備進行介面。如果設備 （例如 USB 滑鼠）已連接到電腦，電腦將充 當主機，xHCI 將在 CPU 內啟動。

可擴展設備控制器介面 （xDCI） 是定義通用序列匯流排 （USB） 的設備控制器的介面規範，它能夠 與 USB 1.x、2.0 和 3.x 相容設備進行介面。如果電腦作為設備 （例如連接到桌面的平板電腦）連接 到其他電腦，則 xDCI 控制器將在設備內部啟動，並在另一台電腦上與主機通話。

注意： 處理器 USB 子系統集成了 USB 3.0 設備控制器，允許高達 5Gb/s 的資料傳輸和 USB3.1 主機控制 器，允許高達 10 Gb/s 的資料傳輸。此控制器在處理器晶片中具現化為支援 USB-C+ 的埠的單獨 PCI 功能功能。

表 6-1. USB 規格

協定名稱 資料傳輸率 USB3.0 USB3.1

低速 1.5 Mbps + + 全速 12 Mbps + + 高速 - 高速 480 Mbps + + 超速度 5 Gbps + + 超速 * 10 Gbps - + 注意 : USB2 （" 低 / 全 / 高 " 速度）在 PCH 中實施

6.1.2 Phy

PHY 能夠支援一組引腳，這些引腳可配置為 USB-C+ 連接器引腳或舊式 DDI （DisplayPort/HDMI） 連接器引腳。 表 6-2. USB-C+ 支援配置

車道 1 車道 2 附註

Thunderbolt ™ Thunderbolt ™ 兩個車道以相同的速度，其中一條 （20.6g/10.3g/20g/10g）

Thunderbolt ™ 無連接 20.6克/10.3克/20克/10克 無連接 Thunderbolt ™

USB3.1 第 2 代 無連接 USB3.1 和 3.0 的任意組合 無連接 USB 3.1 第 2 代

USB 3.1 DPx2 適用于 DP 和 USB3.1 第 2 代的任何 HBR3/HBR2/HBR1/RBR DPx2 USB3.1

DPx4 兩個通道的 DP 速率相同 - 不支援 2x DPx2 USB-C 連接器

表 6-3. USB-C+ 不支援配置

車道 1 車道 2 附註

# PCIe® 第 3/2/1 代 無 PCIe® 本機支援 PCIe® 第 3/2/1 代 #

# Thunderbolt ™ 不支援迅雷™與任何其他協定 Thunderbolt ™ #

USB 3.1 USB 3.1 不支援多通道 USB

70 資料表，第 1 卷，共 2 卷 USB-C+ 子系統

表 6-4. 通過技術性貿易壁壘配置的 PCIe®

技術性貿易壁壘 IP TBT_PCIe U USB-C+ 埠 Y USB-C+ 埠

TBT_PCIE0 TC0 TC0 TBT_DMA0 TBT_PCIE1 TC1 TC1

TBT_PCIE2 TC2 TC2 TBT_DMA1 TBT_PCIE3 TC3 不適用

6.1.3 集成雷電™

有關集成雷電™控制器請參閱 Chapter 7, “ 雷電™ ”。

圖 6-1. USB-C+ 子系統框圖

§ §

資料表，第 1 卷，共 2 卷 71 雷電™

7 雷電™

• 集成 Thunderbolt ™是一種連線導向的隧道架構，旨在將多個協定組合到單個物理介面上，以便 動態共用 Thunderbolt ™ 介面的總速度和性能。 • 集成 Thunderbolt ™旨在滿足多個傳輸協議的需求，並可以傳輸本機 CIO 資料包以及隧道 PCI Express、DisplayPort 和 USB 協定。 • 集成的 Thunderbolt ™ 控制器充當 CIO 域中的進入點。CIO 域是作為支援 CIO 的產品的菊輪鍊 構建的，適用于 PCIe、DisplayPort 和 USB 的封裝協定。這些協定被封裝到 CIO 結構中，可以 跨域進行隧道傳輸。 • 集成的 Thunderbolt ™ 連接最大資料速率為每條通道 20.625Gbps，但也支援 20.0Gbps、 10.3125Gbps 和 10.0Gbps，並且與較舊的 Thunderbolt ™ /CIO 設備速度相容。

7.1 雷電™主機路由器實施功能

集成的雷電™實現以下通道。 • 兩個 DisplayPort 接收器介面，每個介面都具有以下功能： — 用於隧道的 DisplayPort 1.4 規範 — 1.62Gbps 或 2.7Gbps 或 5.4Gbps 或 8.1Gbps 信令速率 — x1、x2 或 x4 通道操作 — 支援 DSC 壓縮 • 兩個 PCI 快速根埠介面，每個介面都具有以下功能： — PCI 快遞 3.0 x4 符合 = 8.0 GT/s • 兩個 xHCI 埠介面，每個介面都具有以下功能： — USB 3.1 第 2 代相容 = 10.0Gbps • CIO 主機介面： — PCI Express 3.0 x4 相容端點 — 支援在 12 條路徑上同時傳輸和接收 — 原始模式和幀模式操作可按路徑配置 — MSI 和 MSI-X 支援 — 中斷審核支援 • 首席資訊官時間管理股 （TMU）： • USB-C+ 連接器的兩個介面，每個介面都支援： — 雷電™替代模式 — 每個埠 20 條路徑 — 每個埠支援 20.625/20.0Gbps 或 10.3125/10.0Gbps 信令速率 — 每個埠 16 個計數器

72 資料表，第 1 卷，共 2 卷 雷電™

圖 7-1. 高級框圖

PCIE Root Port

PCIE Root Port PHY

Display Engine Fabric Thunderbolt Router

xHCI Controller PHY

DMA

§ §

資料表，第 1 卷，共 2 卷 73 圖形

8 圖形

8.1 處理器圖形

處理器圖形基於 Gen11 （第 11 代）圖形核心架構，與上一代更顯著地提高性能和功耗。第 11 代體 系結構支援多達 64 個執行單元 （E），具體取決於處理器 SKU。

處理器圖形架構提供高動態擴展範圍，可解決從低功耗到高功耗、提高每瓦性能的市場區隔，支援 下一代 API。第 11 代可擴展體系結構沿渲染 / 幾何、媒體和顯示按用域分區。該架構還提供低功耗 視頻播放和下一代分析和濾波器，用於成像相關應用。新的圖形架構包括 3D 計算元素、多格式 HW 輔助解碼 / 編碼管道和中端緩存 （MLC），用於提供卓越的高清播放、視頻品質以及改進的 3D 性能 和媒體。

顯示引擎處理將圖元傳遞到螢幕。GSA （系統代理中的圖形）是顯示記憶體訪問和 " 類似 PCI" 流量 進出的主通道介面。

表 8-1. SKU 支援的配置

SKU Gen 管道 Ddi C 型 Thunderbolt ™

Y42 第 11 代 GT2 3 2 3 y

U42 第 11 代 GT2 3 2 4 y

8.1.1 媒體支援 （Intel® 快速同步和清晰視頻技術高清）

第 11 代在硬體中實現多個媒體視頻編解碼器以及一組豐富的影像處理演算法。

注意： 所有受支援的媒體編解碼器都運行在 10 bpc，YCbCr 4：2：0 視頻設定檔上。

8.1.1.1 硬體加速視頻解碼

第 11 代實現了高性能、低功耗 HW 加速，適用于多個視頻編解碼器的視頻解碼操作。

HW 解碼由圖形驅動程式使用以下 API 公開： • Direct3D® 9 視頻 API （DXVA2） • Direct3D12 視頻 API Intel® 媒體 SDK • MFT （媒體基礎變換）濾波器

第 11 代支援針對 AVC/VC1/MPEG2/HEVC/VP8/JPEG 的完整 HW 加速視頻解碼。

注意： HEVC = 10 位支援。

表 8-2. 硬體加速視頻解碼 ( 第 1 頁，第 2 頁 )

解碼器 設定檔 等級 最大解析度

主要 MPEG2 主要 1080p 高

進階 L3 VC1/WMV9 主要 高 3840 x 3840 簡單 簡單

74 資料表，第 1 卷，共 2 卷 圖形

表 8-2. 硬體加速視頻解碼 ( 第 2 頁，第 2 頁 )

解碼器 設定檔 等級 最大解析度

高 AVC/H264 L5.2 2160p （4K） 主要

VP8 0 統一級別 1080p

JPEG/MJPEG 基線 統一級別 16k x 16k

HEVC/H265 （8 位） 主要 L5.1 2160 （4K）

主要 HEVC/H265 （10 位） —— BT2020，隔離 12 月

0 （4：2：0 色度 8 位） VP9 統一級別 2160 （4K） 2 （4：2：0 色度 10 位）

預期性能： • 超過 16 個同步解碼流 = 1080p。

注意： 實際性能取決於處理器 SKU、內容位元速率和記憶體頻率。不支援 H264 SVC 的硬體解碼。

8.1.1.2 硬體加速視頻編碼

第 11 代實現了高性能、低功耗 HW 加速，適用于多個視頻編解碼器的視頻解碼操作。

HW 編碼由圖形驅動程式使用以下 API 公開： • Intel® Media SDK • MFT （媒體基礎變換）濾波器

第 11 代支援針對 AVC/MPEG2/HEVC/VP9/JPEG 的完整 HW 加速視頻編碼。

表 8-3. 硬體加速視頻編碼

解碼器 設定檔 等級 最大解析度

MPEG2 主要 高 1080p

高 AVC/H264 L5.1 2160p （4K） 主要

VP8 統一設定檔 統一級別 —

JPEG 基線 — 16Kx16K

HEVC/H265 主要 L5.1 2160p （4K）

支援 8 位 4：2：0 BT2020 可獲 VP9 —— 得預 / 後處理

注意： 不支援 H264 SVC 的硬體編碼。

8.1.1.3 硬體加速視頻處理

有硬體支援的影像處理功能，如去隔行掃描， 膠片節奏檢測、高級視頻縮放器 （AVS）、細節增強、 圖像穩定、色域壓縮、高清自我調整對比度增強、膚色增強、總色控制、色度降噪、SFC 管 （Scalar 和格式轉換）、記憶體壓縮、當地語系化自我調整對比度增強 （LACE）、空間降噪、環路 外消除阻塞 （從 AVC 解碼器），16 bpc 支援去噪點。

支援用於 AVC/MPEG2 編碼、真實運動和圖像穩定應用的硬體輔助運動估計引擎。

資料表，第 1 卷，共 2 卷 75 圖形

HW 視頻處理由圖形驅動程式使用以下 API 公開： • Direct3D® 9 視頻 API （DXVA2） • 直接 3D 11 視頻 API • Intel® Media SDK • MFT （媒體基礎變換）濾波器 • Intel® CUI SDK

注意： 並非所有上述 API 都支援所有功能。有關詳細資訊，請參閱相關文檔。

8.1.1.4 硬體加速轉碼

轉碼是解碼視頻處理 （可選）和編碼的組合。使用上述硬體功能可以完成高性能轉碼管道。沒有用 於轉碼專用 API 的 API。

處理器圖形支援以下轉碼功能： • 適用于視訊會議和無線顯示應用的低功耗和低延遲 AVC 編碼器。 • 媒體引擎的無損記憶體壓縮，以降低媒體功率。 • HW 協助高級視頻縮放器。 • 低功耗縮放器和格式轉換器。

8.2 平臺圖形硬體功能

8.2.1 混合圖形

Microsoft® Windows 10 作業系統支援 Win10 混合圖形框架，其中 GPU 及其驅動程式可以同時用 於為使用者提供離散 GPU （dGPU） 和低功耗顯示性能功能的優勢處理器 GPU （iGPU） 的功能。 例如，當正在進行高端 3D 遊戲工作負載時，dGPU 將使用其圖形性能處理和渲染遊戲幀，而 iGPU 則通過合成 dGPU 渲染的幀繼續執行顯示操作。我們建議 OEMS 應尋求 MS 的進一步指導，以確認 該設計符合 MS 定義的支援 HG 的所有最新標準。

Microsoft® 混合圖形定義包括以下內容： 1. 系統包含單個集成 GPU 和單個獨立 GPU。 2. 設計假設認為，離散 GPU 的性能明顯高於集成 GPU。 3. 兩個 GPU 應作為系統的一部分物理封閉。 — MS 混合不支援 GPU 的熱插拔。 — 在設計具有熱插拔概念的系統之前，OEMS 應尋求 MS 的進一步指導。 4. 從 Windows_10 Th1 （WDDM 2.0） 開始，刪除了以前的限制，即獨立 GPU 是僅渲染設備， 沒有連接到它的顯示器。仍然允許使用無輸出的僅渲染配置，只是不需要。

必須注意的是，具有從獨立 GPU 提供輸出的系統將不支援早期版本的作業系統 （Windows® 8.1 及 更歲及以上）。

76 資料表，第 1 卷，共 2 卷 圖形

表 8-4. 混合圖形硬體設定 特色 Y 處理器系列 U 處理器系列

用於 dGFX 的 PCIe® 配置 NA1 1 X 4

混合圖形 NA1 是

注意 : 1 混合顯卡不是 Y 處理器產品線的 POR。

§ §

資料表，第 1 卷，共 2 卷 77 顯示

9 顯示

9.1 顯示技術支援

技術 標準

eDP* 1.4b VESA® 嵌入式顯示埠 * 標準 1.4b

VESA® 顯示埠 * 標準 1.4a VESA® 顯示埠 * PHY 合規性測試規範 1.4a 顯示埠 * 1.4 VESA® 顯示埠 * 鏈路層合規性測試規範 1.4 VESA® 顯示埠 * USB Type-C 標準版本 1.0b 上的 Alt 模式

HDMI® 2.0b 高清多媒體介面規範版本 2.0b

9.2 顯示組態

表 9-1. 顯示 Y/U 處理器線路的埠可用性和鏈路速率

Y 處理器系列 U 處理器線 SKU 4 芯 GT2 4 芯 GT2

DDI A1，2 eDP+ 高達 HBR3 eDP+ 高達 HBR3

DP+ 高達 HBR2 DP+ 高達 HBR2 DDI B2 HDMI® 高達 5.94 Gbps HDMI® 高達 5.94 Gbps

DP+ 高達 HBR3 DP+ 高達 HBR3 USB-C= 0 （DDI C） HDMI® 高達 5.94 Gbps HDMI® 高達 5.94 Gbps

DP+ 高達 HBR3 DP+ 高達 HBR3 USB-C+ 1 （DDI D） HDMI® 高達 5.94 Gbps HDMI® 高達 5.94 Gbps

DP+ 高達 HBR3 DP+ 高達 HBR3 USB-C+ 2 （DDI E） HDMI® 高達 5.94 Gbps HDMI® 高達 5.94 Gbps

DP+ 高達 HBR3 USB-C× 3 （DDI F） 不適用 HDMI® 高達 5.94 Gbps

注意 : 1. HBR3 - 8.1Gbps 車道速率。 2. HBR2 - 5.4Gbps 車道速率。

78 資料表，第 1 卷，共 2 卷 顯示

圖 9-1. 處理器顯示架構

Icelake Display 11 TypeC

PHY Azalia2 decoder Audio Pipes MG/TC DDI F PHY 4

MG/TC DDI E PHY 3

TBT FIA

DDI DP/HDMI MG/TC Display Pipe C DSC router DDI D Transcoder C PHY 2 switch J o i PCI device, n DP/HDMI MG/TC IOSF Aperture, Display Pipe B DSC DDI C Memory Transcoder B PHY 1 Interface, Arbitration, & eDP/ Data Buffer DSI/ WD switch DP/HDMI/SSV DP/HDMI Display Pipe A DDI B Combo TranscoderEncode A mux PHY B

Wireless Display DSI Transcoder 0 Transcoder/Transport 0 DPHY DSC DSI Transcoder 1 Combo Wireless Display mux PHY A Transcoder/Transport 1 eDP Transcoder DDI A

Low Power Single Pipe Combo IO

PCH South Display Some SKUs may limit the number of PHYs connected at the package. Back Light, GMBUS I2C GPIO Hot Plug Panel Power

9.3 顯示功能

9.3.1 一般功能

• 伽瑪校正。 • 色彩空間轉換。 • DPST - 顯示節能技術。

三個同步顯示器 （管道 A、B、C） • 每個管道有七個平面和一個游標 • 要轉到外部埠的每個管道的音訊流 • 支援每個管道三個平面的 HDR • 對 B 和 C 的 VESA DSC 壓縮支援

資料表，第 1 卷，共 2 卷 79 顯示

• 對於需要多個頻寬超過一個管道的解析度的後 DSC 連接 • 管道 優化為低功耗 — LACE （當地語系化自我調整對比度增強），支援多達 4K 解析度。 — 3D LUT - 節能圖元修改功能，用於色彩處理。

外部顯示連接 • 兩個無線 • 一個組合 （顯示埠 * 或 HDMI） • 四個 USB Type-C （DisplayPort® 備用模式、雷電上的顯示埠™、舊式連接器 DP 上的本機 DisplayPort®、舊式連接器上的本機 HDMI） • C 型熱插拔 • 用於顯示埠的次要通道 * • 對顯示埠的多流支援 *

嵌入式 / 本地顯示連接 • 一個 eDP* • 組合 IO 在 DSI0 和 DDIA/eDP* 之間以及 DSI1 和 DDIB/ 外部埠之間共用引腳 • VESA DSC 壓縮支援 eDP* • 用於 eDP* 的 AUX 通道 * • 用於 eDP 的 PSR1、PSR2 和 MSO （多分段操作、玻璃晶片）

表 9-2. 埠頻率

埠類型 速度 GHz

eDP* HBR3 8.1*

HBR2 5.4° 顯示埠 組合 5.94 HDMI

HBR3 8.1 DisplayPort® （DP 備用模式，DP 在雷電上，本機 DP 在舊連接器上）。5.94 HDMI （舊版 USB C 型 連接器上的本機 HDMI）

注意： 1. 超過 5.94 GHz 的頻率可能需要將 IO 電壓提升到某些 SKU 的基線上。

9.3.2 多種顯示配置

支援以下多種顯示配置模式 （使用適當的驅動程式軟體）： • 單個顯示器是一種模式，啟動一個顯示埠，將輸出顯示到一個顯示裝置。 • 顯示克隆是一種模式，最多啟動三個顯示埠，以驅動相同色彩深度設置的顯示內容，但可能不 同刷新率和解析度設置到連接的所有活動顯示裝置。 • 延伸桌面是一種模式，最多啟動三個顯示埠，以驅動內容，在連接的每個活動顯示裝置上具有 可能不同的色彩深度、刷新率和解析度設置。

9.3.3 高頻寬數位內容保護 （HDCP）

HDCP 是一種技術，用於保護高清內容免受源 （電腦、數位機上盒等）和接收器 （面板、顯示器和 電視）之間的未經授權的複製或無法接收。處理器支援通過有線顯示器 （HDMI®、DVI 和 DisplayPort®）提供 HDCP 2.2 和 1.4 內容保護。HDCP 1.4/2.2 金鑰集成到處理器中，客戶無需物 理配置或處理金鑰。

80 資料表，第 1 卷，共 2 卷 顯示

9.3.4 顯示埠 *

DisplayPort® 是一個數位通信介面，它使用差分信令實現高頻寬匯流排界面，旨在支援 PC 和顯示 器、投影儀和電視顯示器之間的連接。

DisplayPort® 由主鏈路 （4 通道）、次要通道和熱插拔活動訊號組成。主鏈路是一個單向、高頻寬 和低延遲通道，用於傳輸等時資料流程，如未壓縮的視頻和音訊。次要通道 （AUX CH） 是一個半 雙工雙向通道，用於鏈路管理和設備控制。熱插拔檢測 （HPD） 信號充當從接收器設備到源設備的 插斷要求。

處理器的設計符合 VESA® 顯示埠 ® 規範。請參閱 Section 9.1, “ 顯示技術支援 ”。

DisplayPort® 支援通過 TBT 通過 C 型和 DP 隧道的 DisplayPort® Alt 模式。請參閱 Chapter 6, “USB-C+ 子系統 ” 顯示埠 ® Alt 模式支援和 Chapter 7, “ 雷電™ ” 顯示埠 ® 隧道。

圖 9-2. 顯示埠 * 概述

Source Device Main Link Sink Device (Isochronous Streams) DisplayPort Tx DisplayPort Rx (Processor) AUX CH (Link/Device Managemet)

Hot-Plug Detect (Interrupt Request)

• 支援 1、2 或 4 個數據通道的主鏈路。 • 用於連結 / 裝置管理的次要通道。 • 支援多達 36 BPP （每圖元比特）。 • 支援 SSC。 • 支援 YCbCR 4：4：4、YCbCR 4：2：0 和 RGB 顏色格式。 • 支援 MST （多流傳輸）。 • 支援 VESA DSC 1.1。 • 自我調整同步。

9.3.4.1 多流傳輸 （MST）

• 處理器支援多流傳輸 （MST），允許通過單個 DisplayPort 連接器使用多個監視器。 • 不支援 MST 與 DSC 併發。 • 最大 MST DP 支援解析度。

表 9-3. 顯示多流傳輸計算的解析度和鏈路頻寬 ( 第 1 頁，第 2 頁 )

每行圖元數 行 刷新率 [Hz] 圖元時鐘 [MHz] 鏈路頻寬 [Gbps]

640 480 60 25.2 0.76

資料表，第 1 卷，共 2 卷 81 顯示

表 9-3. 顯示多流傳輸計算的解析度和鏈路頻寬 ( 第 2 頁，第 2 頁 )

每行圖元數 行 刷新率 [Hz] 圖元時鐘 [MHz] 鏈路頻寬 [Gbps]

800 600 60 40 1.20

1024 768 60 65 1.95

1280 720 60 74.25 2.23

1280 768 60 68.25 2.05

1360 768 60 85.5 2.57

1280 1024 60 108 3.24

1400 1050 60 101 3.03

1680 1050 60 119 3.57

1920 1080 60 148.5 4.46

1920 1200 60 154 4.62

2048 1152 60 156.75 4.70

2048 1280 60 174.25 5.23

2048 1536 60 209.25 6.28

2304 1440 60 218.75 6.56

2560 1440 60 241.5 7.25

3840 2160 30 262.75 7.88

2560 1600 60 268.5 8.06

2880 1800 60 337.5 10.13

3200 2400 60 497.75 14.93

3840 2160 60 533.25 16.00

4096 2160 60 556.75 16.70

4096 2304 60 605 18.15

5120 3200 60 1042.5 31.28

注意 : 1. 以上所有與位深度 24 有關。 2. 給定視訊模式的資料速率可以計算為：資料速率 + 圖元頻率 + 位深度。 3. 給定視訊模式的頻寬要求可以計算為：頻寬 + 資料速率 = 1.25 （對於 8B/10B 編碼開銷）。 4. 鏈路頻寬取決於標準是否減少消隱。 如果標準沒有減少消隱 - 預期頻寬可能更高。 有關詳細資訊，請參閱 VESA 和行業標準和電腦顯示監視器計時 （DMT） 指南。版本 1.0，修訂版 2013 年 2 月 8 日。 5. 要計算在 MST 配置中可以支援的解析度，請遵循以下準則： a. 根據請求的顯示解析度確定鏈路頻寬列是什麼。 b. 相應地匯總三個顯示器中的兩個的頻寬，並確保最終結果低於 21.6Gbps。（例如：4 通道 HBR2 位元速率）。 例如： a. 停靠兩個顯示器：3840x2160@60hz = 1920x1200@60hz = 16 = 4.62 = 20.62Gbps [ 支援 ]。 b. 停靠三個顯示器：3840x2160@30hz + 3840x2160@30hz + 1920x1080@60hz = 7.88 = 7.88 = 4.16 = 19.92Gbps [ 支援 ]。

表 9-4. 顯示埠 * 最大解析度

標準 Y 處理器線路 1 U 處理器線路 1

4096x2304 60Hz 36bpp 4096x2304 60Hz 36bpp DP* 5120x3200 60Hz 24bpp 5120x3200 60Hz 24bpp

帶 DSC 的 DP+ 5120x3200 60Hz 36bpp 5120x3200 60Hz 36bpp

注意 : 1. 最大解析度基於 HBR3 鏈路資料速率的 4 個通道的實現。 2. bpp - 每圖元位。 3. 解析度支援取決於記憶體 BW 的可用性。

82 資料表，第 1 卷，共 2 卷 顯示

9.3.5 高清多媒體介面 （HDMI+）

高清晰度多媒體介面 （HDMI®） 用於將 DVD 播放機、機上盒和其他視聽源的未壓縮數位音訊和視 訊訊號傳輸到電視機、投影儀和其他視頻顯示器。它可以攜帶高品質的多通道音訊資料以及所有標 準和高清消費類電子產品視頻格式。連接處理器和顯示裝置的 HDMI 顯示介面使用過渡最小化差分 信令 （TMDS） 通過同一張 HDMI 電纜傳輸視聽資訊。

HDMI 包括三個獨立的通信通道：TMDS、DDC 和可選的 CEC （消費類電子產品控制）。處理器上 不支援 CEC。如下圖所示，HDMI 電纜攜帶四個差分對，構成 TMDS 資料和時鐘通道。這些通道用 於攜帶視頻、音訊和輔助資料。此外，HDMI 還帶有 VESA DDC。HDMI 源使用 DDC 來確定接收器 的功能和特性。

音訊、視頻和輔助 （控制 / 狀態）資料通過三個 TMDS 資料通道傳輸。視頻圖元時鐘在 TMDS 時鐘 通道上傳輸，由接收機用於三個數據通道上的資料恢復。通過 PCH 原生驅動的數字顯示資料信號是 交流耦合的，需要電平轉換才能將交流耦合信號轉換為符合 HDMI 的數位信號。

處理器 HDMI 介面是按照高清多媒體介面設計的。

圖 9-3. HDMI® 概述

HDMI Source HDMI Sink

HDMI Tx HDMI Rx (Processor) TMDS Data Channel 0

TMDS Data Channel 1

TMDS Data Channel 2

TMDS Clock Channel

Hot-Plug Detect

Display Data Channel (DDC)

CEC Line (optional)

• DDC （顯示資料通道）通道。 • 支援 YCbCR 4：4：4、YCbCR 4：2：0 和 RGB 顏色格式。 • 支援多達 36 BPP （每圖元比特）。

表 9-5. HDMI® 最大解析度 ( 第 1 頁，第 2 頁 )

標準 Y 處理器線路 1 U 處理器線路 1

HDMI 1.4 4Kx2K 24-30Hz 24bpp 4Kx2K 24-30Hz 24bpp

資料表，第 1 卷，共 2 卷 83 顯示

表 9-5. HDMI® 最大解析度 ( 第 2 頁，第 2 頁 )

標準 Y 處理器線路 1 U 處理器線路 1

4Kx2K 48-60Hz 24bpp （RGB/ 4Kx2K 48-60Hz 24bpp （RGB/ HDMI 2.0b YUV444） YUV444） 4Kx2K 48-60Hz 12bpc （YUV420） 4Kx2K 48-60Hz 12bpc （YUV420）

注意 : 1. bpp - 每圖元位。 2. 解析度支援取決於記憶體 BW 的可用性。

9.3.6 數位視訊介面 （DVI）

處理器數位埠可配置為驅動 DVI-D。DVI 使用 TMDS 將資料從發射器傳輸到接收器，這與 HDMI 協 定類似，但音訊和 CEC 除外。有關信號和資料傳輸的詳細資訊，請參閱 HDMI 部分。通過處理器本 地驅動的數字顯示資料信號是交流耦合的，需要電平轉換才能將交流耦合信號轉換為符合 HDMI 的 數位信號。

表 9-6. 支援 DVI 最大解析度

標準 Y 處理器系列 U 處理器線

DVI 1920x1200 60Hz 24bpp 1920x1200 60Hz 24bpp

注意 : 1. bpp - 每圖元位。 2. 解析度支援取決於記憶體 BW 的可用性。

9.3.7 嵌入式顯示埠 * （eDP*）

嵌入式 DisplayPort® （eDP®） 是 DisplayPort® 標準的嵌入式版本，面向筆記本電腦和一體式 PC 等 應用。與 DisplayPort® 一樣，嵌入式 DisplayPort® 還包括主鏈路、次要通道和可選的熱插拔活動訊 號。 • 支援低功耗優化管道 A • 支援高達 HBR3 鏈路速率 • 支援背光 PWM 控制信號 • 支援 VESA DSC （資料流程壓縮） • 支援 SSC • 面板自刷新 1 • 面板自刷新 2 • MSO 2x2 （多段操作） • 專用次要通道 • 自我調整同步

表 9-7. 嵌入式顯示埠最大解析度 ( 第 1 頁，第 2 頁 )

標準 Y 處理器線路 1 U 處理器線路 1

4096x2304 60Hz 36bpp 4096x2304 60Hz 36bpp eDP* 5120x3200 60Hz 24bpp 5120x3200 60Hz 24bpp

帶 DSC 的 eDP+ 5120x3200 60Hz 36bpp 5120x3200 60Hz 36bpp

84 資料表，第 1 卷，共 2 卷 顯示

表 9-7. 嵌入式顯示埠最大解析度 ( 第 2 頁，第 2 頁 )

標準 Y 處理器線路 1 U 處理器線路 1

注意 : 1. 最大解析度基於 HBR3 鏈路資料速率的 4 個通道的實現。 2. PSR2 支援多達 4K 解析度。 3. bpp - 每圖元位。 4. 解析度支援取決於記憶體 BW 的可用性。

9.3.8 整合式音訊

• HDMI® 和 DisplayPort 介面可攜帶音訊和視頻。 • 處理器同時支援三個數字埠上的三個高清音訊流 （DMA 控制器位於 PCH 中）。 • 集成音訊處理 （DSP） 由 PCH 執行，並使用 AUDIO_SDI 和 AUDIO_CLK 輸入引腳傳送到處理 器。 • AUDIO_SDO 輸出引腳用於將回應運回 PCH。 • 僅支援內部 HDMI 和 DP CODEC。

表 9-8. 通過 HDMI 和顯示埠支援處理器的音訊格式 *

音訊格式 HDMI* 顯示埠 *

AC-3 杜比 ® 數位 是 是 杜比數位升級版 是 是 DTS-HD* 是 是 LPCM，192 kHz/24 位，6 通道 是 是 杜比真高清、DTS-HD 主音訊 * （無損藍光光碟 * 音訊格式） 是 是

處理器將繼續支援靜默流。靜默流是一種集成的音訊功能，可實現短音訊流，例如可通過 HDMI® 和 DisplayPort® 監視器聽到系統事件。處理器支援通過 HDMI 和 DisplayPort 介面的靜音流，支援 48 kHz 取樣速率雙通道。

注意： 正在評估 88.2 kHz、96 kHz、176.4 kHz 和 192 kHz 採樣速率和多通道靜默流支援。

§ §

資料表，第 1 卷，共 2 卷 85 相機/MIPI

10 相機 /MIPI

10.1 攝像機管道支援

相機管功能，如去馬賽克，白平衡，缺陷圖元校正，黑電平校正，伽瑪校正，暈影控制，前端色彩 空間轉換器 （CSC），圖像增強色彩處理（IECP）。

10.2 MIPI® CSI-2 攝像機互連

攝像機 I/O 控制器提供本機 / 集成互連到攝像機感應器，符合 MIPI DPHY1.2 CSI2 V1.3 協定。攝像 機介面總共提供 32 個 （U 處理器線）和 38 個 （Y 處理器線）通道，支援 U 處理器段多達 6 個感應 器，Y 處理器段最多支援 7 個感應器。

資料傳輸介面 （簡稱 CSI-2）是一種具有資料和時鐘信號的單向差分序列介面 ; 此介面的實體層是 D-PHY 的 MIPI® 聯盟規範。

控制介面 （稱為 CCI）是一個與 I2C 標準相容的雙向控制介面。

注意： CSI-2 介面僅在 Y 處理器線和 U 處理器線路上可用。

10.2.1 攝像機控制邏輯

攝像機基礎結構支援多種使用攝像機 PMIC 和 / 或離散邏輯的攝像機控制架構選項。IPU4 控制選項 利用 I2C 進行雙向通信，PCH GPIO 可驅動各種控制功能。

10.2.2 攝像機模組

Intel 維護 Intel 面向使用者攝像頭的認證供應商清單和 Intel 面向世界的認可供應商清單，以簡化系 統設計。提供其他服務來支援非 AVL 選項。

86 資料表，第 1 卷，共 2 卷 相機/MIPI

10.2.3 CSI-2 車道配置

埠資料 / 時鐘 配置選項 1 埠資料 / 時鐘 配置選項 2

埠 D 時鐘 埠 D 時鐘

埠 D 通道 0 埠 D 通道 0 x2

港口 D 巷 1 x4 港口 D 巷 1

港口 D 巷 2 埠 C 通道 0 x1 港口 D 巷 3 埠 C 時鐘

埠 E 時鐘

埠 E 通道 0 x2

港口 E 車道 1

埠 F 時鐘

埠 F 通道 0 x2

港口 F 通道 1

埠 H 時鐘 埠 H 時鐘

埠 H 通道 0 埠 H 通道 0 x2

港口 H 車道 1 x4 港口 H 車道 1

港口 H 車道 2 埠 G 通道 0 x1 港口 H 車道 3 埠 G 時鐘

埠 A2 通道 0

港口 A2 巷 1 x2

港口 A2 巷 2

注意 : 1. 在配置選項 1 中，引腳充當埠 D （資料） 通道 3，而在配置選項 2 中，引腳充當埠 C 時鐘，同樣適用于埠 H 通道 3 DATA 和埠 G 時鐘。 2. 埠 A 僅在 Y 處理器線路中可用。 3. 所有通道均為 DPHY1.2，最高為 2.5Gbps。

有關實施和更多資訊，請聯繫 Intel 代表。

§ §

資料表，第 1 卷，共 2 卷 87 信號描述

11 信號描述

本章介紹處理器信號。它們根據其關聯的介面或類別按功能組排列。下表中的符號用於描述信號類 型。

信號描述還包括用於特定信號的緩衝器類型 （請參閱下表）。

表 11-1. 信號表術語

符號 信號類型

I 輸入引腳

O 輸出引腳

I/O 雙向輸入 / 輸出引腳

硒 單端連結

差異 差分鏈路

CMOS CMOS 緩衝區。1.05V- 容差

Od 開路排水緩衝器

LPDDR4/x LPDDR4/LPDDR4x 緩衝器：1.1V 容差

DDR4 DDR4 緩衝：1.2V 容差

A 類比參考或輸出。可用作閾值電壓或緩衝器補償

Gtl 噴槍收發器邏輯信號技術

裁判 電壓參考信號

推出日期 信號可用性條件 - 基於段、SKU、平臺類型或任何其他因素

非同步 1 信號與任何參考時鐘沒有計時關係。

注意 : 緩衝區類型的限定詞。

11.1 系統記憶體介面

11.1.1 DDR4 記憶體介面

表 11-2. DDR4 記憶體介面 ( 第 1 頁，第 2 頁 )

迪 緩衝區 連結 信號名稱 描述 推出日期 爾。 類型 類型

資料匯流排：資料信號介面到 SDRAM 資料 DDR0_DQ[7：0][7：0] 匯流排。 I/O DDR4 硒 U 處理器線 DDR1_DQ[7：0][7：0] 示例：DDR0_DQ2[5]

DDR0_DQSP[7：0] DDR0_DQSN[7：0] 資料頻閃：差分資料頻閃對。在讀取和寫入 I/O DDR4 差異 U 處理器線 DDR1_DQSP[7：0] 事務期間，資料在 DQS 的交叉點捕獲。 DDR1_DQSN[7：0]

DDR0_CLK_N[1：0] SDRAM 差分時鐘：差分時鐘信號對，每個 DDR0_CLK_P[1：0] 等級對。DDR0_CLK_P/DDR1_CLK_P 正 邊緣的交叉及其補 DDR0_CLK_N/ O DDR4 差異 U 處理器線 DDR1_CLK_N[1：0] DDR1_CLK_N 的負邊緣用於對 SDRAM 上 DDR1_CLK_P[1：0] 的命令和控制信號進行採樣。

88 資料表，第 1 卷，共 2 卷 信號描述

表 11-2. DDR4 記憶體介面 ( 第 2 頁，第 2 頁 )

迪 緩衝區 連結 信號名稱 描述 推出日期 爾。 類型 類型

時鐘啟用：（每個級別 1）。這些信號用 於： DDR0_CKE[1：0] • 在通電期間初始化 SDRAM。 O DDR4 硒 U 處理器線 DDR1_CKE[1：0] • 斷電 SDRAM 等級。 • 在 STR （掛起到 RAM）期間，將所有 SDRAM 列入和退出自刷新。

DDR0_CS[1：0] 晶片選擇：（每個等級 1）。這些信號用於 在活動狀態期間選擇特定的 SDRAM 元件。 O DDR4 硒 U 處理器線 DDR1_CS[1：0] 每個 SDRAM 等級都有一個晶片選擇。

DDR0_ODT[1：0] 在模具終止：（每個等級 1）。活動 O DDR4 硒 U 處理器線 DDR1_ODT[1：0] SDRAM 終止控制。

位址：這些信號用於向 SDRAM 提供多工行 和列位址。 DDR0_MA[16] 用作 RAS+ 信號 DDR0_MA[16：0] DDR0_MA[15] 用作 CAS+ 信號 O DDR4 硒 U 處理器線 DDR1_MA[16：0] DDR0_MA[14] 用作 WE+ 信號 DDR1_MA[16] 用作 RAS+ 信號 DDR1_MA[15] 用作 CAS+ 信號 DDR1_MA[14] 用作 WE+ 信號

DDR0_ACT# 啟動命令：ACT+ 高以及 CS_N 確定下面的 O DDR4 硒 U 處理器線 DDR1_ACT# 信號位址具有命令功能。

銀行組： BG[0：1] 定義要對哪個銀行組應 DDR0_BG[1：0] 用活動、讀取、寫入或預付費命令。 應連接用於 DDP 的 U ODDR4硒 DDR1_BG[1：0] BG0 還確定在 MRS 週期期間要訪問哪個模 處理器線路，BG[1]。 式寄存器。

銀行位址： BA[1：0] 定義要向哪個銀行應 DDR0_BA[1：0] 用活動、讀取、寫入或預付費命令。銀行位 O DDR4 硒 U 處理器線 DDR1_BA[1：0] 址還確定哪種模式 寄存器將在 MRS 週期期間訪問。

警告：此信號僅用於命令訓練。它在訓練期 DDR0_ALERT# 間獲取命令和位址同位錯誤標誌。不支援 I DDR4 硒 U 處理器線 DDR1_ALERT# CRC 功能。

DDR0_PAR 命令和位址同位：這些信號用於同位。 O A 硒 U 處理器線 DDR1_PAR

DDR0_VREF_CA 命令和位址的記憶體參考電壓：請參閱相應 O A 硒 U 處理器線 DDR1_VREF_CA 的設計指南，瞭解實現詳細資訊。

系統記憶體電阻補償：有關實現詳細資訊和 不適 DDR_RCOMP[2：0] A 硒 U 處理器線 值，請參閱相應的設計指南。 用

記憶體重置：有關實現詳細資訊，請參閱相 DRAM_RESET# O CMOS 硒 U 處理器線 應的設計指南。

系統記憶體電源門控制：當信號高 = 平臺記 憶體 VTT 穩壓器啟用時，輸出高。 DDR_VTT_CTL O A 硒 U 處理器線 當信號低時 - 禁用 C8 和深和 S3 中的平臺記 憶體 VTT 穩壓器。

資料表，第 1 卷，共 2 卷 89 信號描述

11.1.2 LPDDR4 記憶體介面

表 11-3. LPDDR4 記憶體介面

迪 緩衝區類 連結類 信號名稱 描述 推出日期 爾。 型 型

DDRA_DQ[3：0][7： 0] DDRB_DQ[3：0][7： 資料匯流排：資料信號介面到 SDRAM 資料 0] 匯流排。 I/O LPDDR4 硒 U/Y 處理器系列 DDRC_DQ[3：0][7： 示例：DDR0_DQ2[5] 0] DDRD_DQ[3：0][7： 0]

DDRA_DQSP[3：0] DDRB_DQSP[3：0] DDRC_DQSP[3：0] DDRD_DQSP[3：0] 資料頻閃：差分資料頻閃對。在讀取和寫入 I/O LPDDR4 差異 U/Y 處理器系列 DDRA_DQSN[3：0] 事務期間，資料在 DQS 的交叉點捕獲。 DDRB_DQSN[3：0] DDRC_DQSN[3：0] DDRD_DQSN[3：0]

DDRA_CLK_N SDRAM 差分時鐘：差分時鐘信號對，每個 DDRA_CLK_P 通道和封裝對。DDRA_CLK_P、 DDRB_CLK_N DDRB_CLK_P、DDRC_CLK_P、 DDRB_CLK_P DDRD_CLK_P 正邊緣的交叉及其補 I/O LPDDR4 差異 U/Y 處理器系列 DDRC_CLK_N DDRA_CLK_N、DDRB_CLK_N、 DDRC_CLK_P DDR_C_CLKN、DDR_D_CLK_N 的負邊緣 用於對 SDRAM 上的命令和控制信號進行採 DDRD_CLK_N 樣。 DDRD_CLK_P

DDRA_CKE[1：0] 時鐘啟用：（每個等級 1）這些信號用於： DDRB_CKE[1：0] • 在通電期間初始化 SDRAM。 • 斷電 SDRAM 等級。 O LPDDR4 硒 U/Y 處理器系列 DDRC_CKE[1：0] • 在 STR 期間將所有 SDRAM 排名進入和 DDRD_CKE[1：0] 退出自刷新。

DDRA_CS[1：0] 晶片選擇：（每個等級 1）。這些信號用於在 DDRB_CS[1：0] 活動狀態期間選擇特定的 SDRAM 元件。每 O LPDDR4 硒 U/Y 處理器系列 DDRC_CS[1：0] 個 SDRAM 等級都有一個晶片選擇。 DDRD_CS[1：0] 晶片選擇信號為 " 有源高 "。

DDRA_CA[5：0] DDRB_CA[5：0] 命令位址：這些信號用於向 SDRAM 提供多 O LPDDR4 硒 U/Y 處理器系列 DDRC_CA[5：0] 工命令和位址。 DDRD_CA[5：0]

系統記憶體電阻補償：有關實現詳細資訊和 DDR_RCOMP[2：0] O A 硒 U/Y 處理器系列 值，請參閱相應的設計指南。

記憶體重置：有關實現詳細資訊，請參閱相 DRAM_RESET# O CMOS 硒 U/Y 處理器系列 應的設計指南。

90 資料表，第 1 卷，共 2 卷 信號描述

11.2 重置和雜項信號

表 11-4. 重置和雜項信號

迪 緩衝區類 連結類 信號名稱 描述 推出日期 爾。 型 型

配置信號：如果未在電路板上終止，CFG 信 號的預設值為 "1"。當需要邏輯低電平時，請 參閱相應的設計指南，以尋求下拉建議。 Intel 建議在板上放置 CFG 引腳的測試點。 • CFG[0]：PCUPLL 鎖定後失速重定序 列，直到取消斷言： — 1 = （預設） 正常操作 ; 沒有攤 CFG[19：0] 位。 I Gtl 硒 U/Y 處理器產品線 — 0 = 停止。 • CFG[3：1]： 保留配置通道。 • CFG[4]：eDP 啟用： — 1 = 已禁用。 — 0 = 已啟用。 • CFG[19：5]：保留配置通道。

CFG_RCOMP 配置電阻補償 不適 不適用 硒 U/Y 處理器產品線 用

不適 PROC_POPIRCOMP POPIO 電阻補償 用 不適用 硒 U/Y 處理器產品線

處理器選擇：此引腳用於與將來的平臺相容。 PROC_SELECT# 對於第 10 代 Intel® 酷睿 TM 處理器，它應未連 不適用 U 處理器線 接。

11.3 顯示介面

11.3.1 嵌入式顯示埠 * （eDP+） 信號

表 11-5. 嵌入式顯示埠 ® 信號

迪 連結 信號名稱 描述 緩衝區類型 推出日期 爾。 類型

DDIA_TXP[3：0] 嵌入式顯示埠傳輸：差分對。 O eDP 差異 所有處理器產品線 DDIA_TXN[3：0]

DDIA_AUXP 嵌入式顯示埠輔助：半雙工雙向通道由一個差分對組成。 O eDP 差異 所有處理器產品線 DDIA_AUXN

嵌入式 DisplayPort 實用程式：輸出控制信號，用於使用背 DISP_UTILS 光調製的嵌入式 LCD 顯示器的亮度校正。 O 同步 CMOS 硒 所有處理器產品線 此引腳將與 PCH 上現有的 BKLTCTL 引腳類似的功能共存。

不適 DP_RCOMP DDI IO 補償電阻器，支援 DP+、eDP+ 和 HDMI® 通道。 用 A 硒 所有處理器產品線

注意 : eDP® 實現伴隨著額外的邊帶信號。

資料表，第 1 卷，共 2 卷 91 信號描述

11.3.2 數字顯示介面 （DDI） 信號

表 11-6. 顯示介面信號

連結類 信號名稱 描述 迪爾。 緩衝區類型 推出日期 型

DDIA_TXP[3：0] DDIA_TXN[3：0] 數字顯示介面傳輸：差分對。 O 組合 I/O 差異 DDIB_TXP[3：0] DDIB_TXN[3：0] U/Y 處理器線 . DDIA_AUXP DDIA_AUXN 數字顯示介面顯示埠輔助：半雙工雙向通道由 O組合 I/O差異 DDIB_AUXP 每個通道的一個差分對組成。 DDIB_AUXN

11.4 USB C 型信號

表 11-7. USB C 型信號

連結類 信號名稱 描述 迪爾。 推出日期 型

TCP[2：0]_TX_P{1：0} TX 資料通道。 O 差異 U/Y 處理器產品線 TCP[2：0]_TX_N{1：0}

TCP{3}_TX_P{1：0} TX 資料通道。 O 差異 U 處理器線 TCP{3}_TX_N{1：0}

TCP[2：0]_TXRX_P{1：0} RX 資料通道，也用作輔助 TX 資料通道。 I/O 差異 U/Y 處理器產品線 TCP{2：0}_TXRX_N{1：0}

TCP{3}_TXRX_P{1：0} RX 資料通道，也用作輔助 TX 資料通道。 I/O 差異 U 處理器線 TCP{3}_TXRX_N{1：0}

TCP_2：0__AUXPAD_P 普通車道 AUX-PAD。 I/O 差異 U/Y 處理器產品線 TCP_2：0__AUXPAD_N

TCP_3__AUXPAD_P 普通車道 AUX-PAD。 I/O 差異 U 處理器線 TCP_3__AUXPAD_N

TC_RCOMP_P C 型電阻補償。 不適用 差異 U/Y 處理器產品線 TC_RCOMP_N

92 資料表，第 1 卷，共 2 卷 信號描述

11.5 MIPI® CSI-2 介面信號

表 11-8. MIPI® CSI-2 介面信號

緩衝區類 連結類 信號名稱 描述 迪爾。 推出日期 型 型

CSI_A_DP{0} CSI-2 埠 A 資料通道 Y 處理器系列 CSI_A_DN{0}

CSI_C_DP{0} U/Y 處理器產品線 CSI_C_DN{0}

CSI_D_DP[3：0] U/Y 處理器產品線 CSI_D_DN[3：0]

CSI_E_DP[1：0] IDPHY差異U/Y 處理器產品線 CSI_E_DN[1：0] CSI-2 埠 C-H 資料通道 CSI_F_DP[1：0] U/Y 處理器產品線 CSI_F_DN[1：0]

CSI_G_DP{0} U/Y 處理器產品線 CSI_G_DN{0}

CSI_H_DP[3：0] U/Y 處理器產品線 CSI_H_DN[3：0]

CSI_A_CLK_P CSI-2 埠 A 時鐘通道 Y 處理器系列 CSI_A_CLK_N

CSI_C_CLK_P U/Y 處理器產品線 CSI_C_CLK_N

CSI_D_CLK_P U/Y 處理器產品線 CSI_D_CLK_N

CSI_E_CLK_P IDPHY 差異U/Y 處理器產品線 CSI_E_CLK_N CSI-2 埠 C-H 時鐘通道 CSI_F_CLK_P U/Y 處理器產品線 CSI_F_CLK_N

CSI_G_CLK_P U/Y 處理器產品線 CSI_G_CLK_N

CSI_H_CLK_P U/Y 處理器產品線 CSI_H_CLK_N

CSI_RCOMP CSI 電阻補償 不適用 不適用 硒 U/Y 處理器產品線

11.6 可測試信號

表 11-9. 可測試信號 ( 第 1 頁，第 2 頁 )

迪 緩衝區 連結類 信號名稱 描述 推出日期 爾。 類型 型

中斷點和效能監視器信號：來自處理器的輸出，指示 BPM[3：0] 用於監視處理器性能的中斷點和可程式設計計數器的 I/O Gtl 硒 U/Y 處理器產品線 狀態。

探頭模式就緒：PROC_PRDY* 是調試工具用於確定 PROC_PRDY# O Od 硒 U/Y 處理器產品線 處理器調試就緒性使用的處理器輸出。

探頭模式請求：PROC_PREQ* 被調試工具用於請求 PROC_PREQ# I Gtl 硒 U/Y 處理器產品線 處理器的調試操作。

測試時鐘：此信號為處理器測試匯流排 （也稱為測試 PROC_TCK 訪問埠）提供時鐘輸入。此信號應低電平驅動或允許 I Gtl 硒 U/Y 處理器產品線 在 " 重定 " 通電期間浮動。

資料表，第 1 卷，共 2 卷 93 信號描述

表 11-9. 可測試信號 ( 第 2 頁，第 2 頁 )

迪 緩衝區 連結類 信號名稱 描述 推出日期 爾。 類型 型

測試資料輸入：此信號將串列測試資料傳輸到處理 PROC_TDI I Gtl 硒 U/Y 處理器產品線 器。此信號提供 JTAG 規範支援所需的串列輸入。

測試資料出站：此信號將串列測試資料從處理器傳輸 PROC_TDO O Od 硒 U/Y 處理器產品線 出去。此信號提供 JTAG 規範支援所需的串列輸出。

測試模式選擇：調試工具使用的 JTAG 規範支援信 PROC_TMS I Gtl 硒 U/Y 處理器產品線 號。

測試重置：重置測試訪問埠 （TAP） 邏輯。在開電 PROC_TRST# I Gtl 硒 U/Y 處理器產品線 重定期間，此信號應低電平驅動。

11.7 錯誤和熱保護信號

表 11-10. 錯誤和熱保護信號

迪 緩衝區類 連結 信號名稱 描述 推出日期 爾。 型 類型

災難性錯誤：此信號表示系統發生了災難性錯誤，無 法繼續運行。處理器將為不可恢復的機器檢查錯誤或 其他不可恢復的內部錯誤設置此信號。CATERR+ 用於 卡特勒 # O Od 硒 所有處理器產品線 發出以下類型的錯誤信號：舊式 MCERR、CATERR+ 用於斷言 16 個 BCLK。在暖或冷重定之前，舊式 IERR、CATERR+ 保持不變。

平臺環境控制介面：處理器的串列側帶介面。它主要 用於熱、電源和錯誤管理。有關 PECI 電氣規格、協定 PECI， 亞 PECI I/O 硒 所有處理器產品線 和功能的詳細資訊，請參閱 RS- 平臺環境控制介面 同步 （PECI） 規範 3.0。

處理器熱：當處理器溫度監測感應器檢測到處理器已 達到其最大安全工作溫度時，PROCHOT+ 將變為啟動 GTL I 普羅科霍 # I/O 硒 所有處理器產品線 狀態。這表示處理器熱控制電路 （TCC） 已啟動（如 OD O 果啟用）。此信號也可以驅動到處理器以啟動 TCC。

熱跳：處理器通過使用內部熱感應器保護自己免受災 難性過熱的影響。此感應器設置遠高於正常工作溫度， THRMTRIP# 以確保沒有誤段。當結溫度超過約 125 °C 時，處理器 O Od 硒 所有處理器產品線 將停止所有執行。這由 THRMTRIP+ 引腳向系統發出 信號。有關終止要求，請參閱相應的設計指南。

11.8 功率排序信號

表 11-11. 功率排序信號 ( 第 1 頁，第 2 頁 ) 迪 緩衝區類 連結 信號名稱 描述 推出日期 爾。 型 類型

處理器電源良好：處理器要求此輸入信號是 VCC 和 VDDQ 電源穩定且在規格範圍內的乾淨 指示。此要求適用于處理器的 S 狀態。" 清潔 " U/Y 處理器產品 方案 ICMOS硒 意味著信號將保持低電平 （能夠下沉洩漏電 線 流），從電源打開到符合規範為止，無故障。 然後，信號應單調地轉換為高狀態。

VCCST_OVERRIDE：來自 PCH 的輸出信號， 使 VCCST 保持打開電源 （在 VCCST 斷電的 U/Y 處理器產品 VCCST_OVERRIDE O 不適用 不適 情況下）提供 C 型喚醒功能 （連接到板載 用 線 VCCST_PWRGD_TCSS）。

94 資料表，第 1 卷，共 2 卷 信號描述

表 11-11. 功率排序信號 ( 第 2 頁，第 2 頁 ) 迪 緩衝區類 連結 信號名稱 描述 推出日期 爾。 型 類型

VCCST 電源良好：處理器要求此輸入信號是 VCCST 和 VDDQ 電源穩定且在規格範圍內的 乾淨指示。此信號在 S0 和 S3 電源狀態期間應 U/Y 處理器產品 VCCST_PWRGOOD 具有有效電平。" 清潔 " 意味著信號將保持低 ICMOS硒 線 電平 （能夠下沉洩漏電流），從電源打開到符 合規範為止，無故障。然後，信號單調地轉換 到高狀態。

VCCST_PWRGD_TCSS：當 type-c 子系統需 要保持 VCCST 電源打開 （VCCST_OVERRIDE）時，即使進入 S3 = S5 狀態，處理器也需要斷言此輸入信號。 此信號啟動為低電平，並且僅在 S3 + S5 入口 U/Y 處理器產品 VCCST_PWRGD_TCSS 時更改極性。 ICMOS硒 線 如果需要切換，信號電平必須始終在 Sx 入口 流處取消斷言 VCCST_PWRGD 信號之前更 改。 此信號在 S0 = S5 電源狀態期間必須具有有效 電平。

通訊端已佔用：處理器封裝上直接向下拉 （0 歐姆）到地面。此信號沒有連接到處理器晶 不適 U/Y 處理器產品 斯克托克 # 不適用 硒 片。主機板設計人員可能使用此信號來確定處 用 線 理器是否存在。

維德蘇 I/O I：GTL/ VIDSOUT， VIDSCK， VIDALERT®：這些信 O：OD U/Y 處理器產品 號包括一個三信號串列同步介面，用於在處理 硒 維德斯克 O Od 線 器和穩壓器控制器之間傳輸電源管理資訊。 維德阿萊特 # I CMOS

11.9 處理器電源軌

表 11-12. 處理器電源軌信號

迪 緩衝區 連結類 信號名稱 描述 推出日期 爾。 類型 型

VccIN 封裝 VR （OPVR） 電源軌 I 電源 - U/Y 處理器系列

vccIN_AUX 封裝 VR （OPVR） 電源輔助導軌 I 電源 - U/Y 處理器系列

vcc_1p8A 系統代理電源軌 I 電源 - U/Y 處理器系列

VDDQ 系統記憶體電源軌 I 電源 - U/Y 處理器系列

VccST 處理器待機模式的電壓維持 I 電源 - U/Y 處理器系列

VccSTG 處理器待機模式的門控維持電壓 I 電源 - U/Y 處理器系列

VccPLL 處理器 PLL 電源軌 I 電源 - U/Y 處理器系列

VccPLL_OC 處理器 PLL 電源軌 I 電源 - U/Y 處理器系列 vcc _SENSE 隔離的低阻抗電壓感應引腳。它們可用於 IN PWR_ U/Y 處理器系列 感 vccIN_AUX_VCCSENSE 檢測或測量矽附近的電壓。 不適 - 隔離的低阻抗參考接地感應引腳。它們可 用 vcc GND_ IN_AUX_VSSSENSE 用於檢測或測量矽附近適當電壓軌的參考 U/Y 處理器系列 感感 _SENSE 接地。

資料表，第 1 卷，共 2 卷 95 信號描述

表 11-13. 處理器上拉電源軌信號

迪 信號名稱 描述 型別 推出日期 爾。

用於平臺上所有舊信號上拉的參考電源 Vcc O 參考電源 U 處理器線 STG_OUT_LGC 軌。

VccST_OUT 用於平臺舊式信號上拉的參考電源軌。 O 參考電源 Y 處理器系列 用於月臺上的 JTAG/PROCHOT 信號上拉 O 參考電源 Y 處理器系列 的參考電源軌，FPGM 電源軌供應商。 VccSTG_OUT VCCSTG_OUT 電動軌。 O 電源 U 處理器線

用於平臺上所有調試 / 配置信號上拉的參 Vcc O 參考電源 U/Y 處理器系列 IO_OUT 考電源軌。

11.10 接地、保留和非關鍵功能 （NCTF） 信號

以下是保留 （RSVD） 信號的一般類型和連接指南： • RSVD – 不應連接這些信號。 • RSVD_TP – 這些信號應路由到測試點。 • _NCTF – 這些信號對工作來說並不重要，不應連接。

這些信號與 VCC、VDDQ、VSS 或任何其他信號 （包括彼此）的任意連接可能會導致元件故障或與 將來的處理器不相容。請參閱 Section 11-14, “GND、RSVD 和 NCTF 信號 ”。

為了可靠運行，始終將未使用的輸入或雙向信號連接到適當的信號電平。未使用的有源高輸入應通 過電阻連接到接地 （VSS）。未使用的輸出可能未連接，但這可能會干擾某些測試訪問埠 （TAP） 功能，使調試探測複雜化並阻止邊界掃描測試。將雙向信號與電源或接地捆綁時，應使用電阻器。 將任何信號連接到電源或接地時，電阻器也可用於系統可測試性。電阻值應位於基板軌跡阻抗的 ±20% 以內，除非在相應的設計指南中另有說明。

表 11-14. GND、RSVD 和 NCTF 信號

信號名稱 描述

Vss 地面：處理器接地節點。

Vss_NCTF 非關鍵功能：這些信號用於封裝機械可靠性，不應在電路板上連接。

RSVD 保留：所有 RSVD 信號均不應在電路板上連接。

RSVD_NCTF 保留非關鍵功能：RSVD_NCTF 不應在電路板上連接。

測試點：Intel 建議將每個 RSVD_TP 路由到可訪問的測試點。Intel 可能需要這些測試點進行特定于 RSVD_TP 平臺的調試。使這些測試點無法訪問可能會延遲 Intel 的調試。

96 資料表，第 1 卷，共 2 卷 信號描述

11.11 處理器內部上拉 / 下拉端接

表 11-15. 處理器內部上拉 / 下拉端接

信號名稱 向上拉 / 向下拉 鐵路 值

BPM_N[3：0] 向上拉 / 向上拉向下拉 VCCIO 16-60 °

PROC_PREQ# 向上拉 VCCSTG 3KΩ

PROC_TDI 向上拉 VCCSTG 3KΩ

PROC_TMS 向上拉 VCCSTG 3KΩ

PROC=TRST# 向下拉 VCCSTG 3KΩ

PROC=TCK 向下拉 VCCSTG 3KΩ

CFG[19：0] 向上拉 VCCIO 3KΩ

§ §

資料表，第 1 卷，共 2 卷 97 電氣規格

12 電氣規格

12.1 處理器電源軌

動力軌 描述 Y 處理器系列 U 處理器系列

輸入 FIVR1、處理器 IA 內核和圖形 VCCIN SVID SVID 電源軌

VccIN_AUX 輸入 FIVR1、SA 和 PCH 元件 PCH VID PCH VID

VccST 維持動力軌 固定式 固定式

VccSTGC 保持門控電源軌 固定式 固定式

VccPLL 處理器 PLL 電源軌 固定式 固定式

VccPLL_OC3 處理器 PLL OC 電源軌 固定式 固定式

固定 （取決於記憶體技 VDDQ 集成記憶體控制器電源軌 固定 （取決於記憶體技術） 術）

Vcc1P8A 包裝導軌，C 型，PCH 固定式 固定式

注意 : 1. FIVR = 完全集成的電壓調節器 Section 12.1.2, “ 集成電壓調節器 ” 參考。 2. 有關每個軌道的 VR 的詳細資訊，請參閱相應的設計指南。 3. VccPLL_OC 電源軌應來自 VDDQ VR。連接應通過 Y 處理器中的負載開關，在 U 處理器中，連接可以是直接的，也可以是 負載開關，這取決於所需的電源優化。 4. VccIN_AUX 的電壓點很少由 PCH VID 定義。 5. VccST 和 VccSTG 這些導軌未連接到外部電壓調節器，此外，它們通過電源門連接到 VCC1P05 電源軌 （從 PCH）。

12.1.1 電源和接地引腳

所有電源引腳都應連接到其各自的處理器電源平面，而所有 VSS 引腳都應連接到系統接地層。建議 使用多電源和接地層來減少 I&R 下降。

12.1.2 集成電壓調節器

由於將平臺穩壓器集成到處理器中，處理器具有一個主電壓軌 （VCCIN），PCH 具有一個主電壓軌 （VccIN_AUX） 和用於記憶體介面 （VDDQ） 的電壓軌。 電壓軌 VCCIN 將提供集成電壓調節器，這些穩壓器將調節到核心、緩存、系統代理、TCSS 和圖形的 適當電壓。這種集成使處理器能夠更好地控制片上電壓，從而優化性能和功耗。VCCIN 導軌將保持基 於 VID 的電壓，負載線與以前處理器中的核心電壓軌類似。

12.1.3 VCC 電壓識別 （VID） 處理器使用三個信號用於串列電壓識別 （SVID） 介面，以支援自動選擇電壓。VID 表指定與通過串 列 VID 傳輸的 8 位 VID 值對應的電壓電平。此表中的 "1" 表示高電壓電平，"0" 表示低電壓電平。如 果電壓調節電路無法提供請求的電壓，則電壓調節器應自行禁用。VID 信號緩衝器類型如下：資料 輸入 -GTL、資料輸出 -OD、CLK 輸出 -OD、警報輸入 -CMOS。有關 Section 12-14, “CMOS 信號 組直流規格 ”GTL/OD 緩衝 Section 12-15, “GTL 信號組和開路漏流信號組直流規格 ” 液直流規格的 DC 規格和表，請參閱該表。VID 代碼會因溫度和 / 或電流負載變化而更改，以便將零件的功率降至 最低。中 Table 12-1, “ 處理器 Vcc 在有源和空閒模式直流電壓和電流規格 ” 提供了電壓範圍。設置 規格，以便一個穩壓器可在所有支援的頻率下工作。

98 資料表，第 1 卷，共 2 卷 電氣規格

可在製造過程中設置單獨的處理器 VID 值，以便同一處理器 IA 內核頻率的兩台設備可能具有不同的 預設 VID 設置。這顯示在 中的 VID 範圍值 Table 12-1, “ 處理器 Vcc 在有源和空閒模式直流電壓和電 流規格 ” 中。處理器提供在過渡到相鄰 VID 及其相關電壓時運行的能力。這將表示負載線路中的直 流偏移。

12.2 直流規格

除非另有說明，否則本節中的處理器直流規格在處理器信號引腳上定義。 • LPDDR4/LPDDR4x/DDR4 信號的直流規格列在電壓和電流規格部分。 •"電壓和電流規格 " 部分列出了處理器的直流規格，僅在滿足結溫、時鐘頻率和輸入電壓規格時 有效。讀取與每個參數關聯的所有注釋。 • 所有導軌的交流容差包括電壓瞬變和電壓穩壓器電壓紋波高達 1MHz。請參閱每個導軌的附加 指南。

資料表，第 1 卷，共 2 卷 99 電氣規格

12.2.1 處理器電源軌直流規格

12.2.1.1 VccIN 直流規格

表 12-1. 處理器 Vcc 在有源和空閒模式直流電壓和電流規格

符號 參數 區段 最低 典型 最大 單位 注 1

處理器工作模式的 1,2,3, 工作電壓 全部 0 — 2.0 V 電壓範圍 7,12

U 處理器線路 IccMAX 4,6,7,11 最大值處理器 ICC （15W） —— 70A （U 處理器） 4 芯 GT2

U 處理器線路 IccMAX 4,6,7,11 最大值處理器 ICC （15W） —— 55A （U 處理器） 2 芯 GT2

IccMAX Y 處理器線 （9W） 4,6,7,11 最大處理器 ICC —— 49A （Y 處理器） 4 芯 GT2

用於處理器 Vcc IN 請參閱相應的處理器 IccTDC 導軌的熱設計電流 ——— A9 （TDC） 電源設計指南

PS0， PS1 — — Φ20 Mv 3, 6, 8 TOBVCC 電壓公差 PS2， PS3 Φ35

PS0， PS1 Φ15 Mv 3, 6, 8 脈動 波紋容差 PS2， PS3 Φ30

10,13,1 U 處理器線 0 — 2 mΩ 4,15 VR 調節環路能力 DC_LL 內的負載線斜率 （<=3KHz） 10,13,1 Y 處理器系列 0 — 2 mΩ 4,15

10,13,1 U 處理器線 — — 4.2 mΩ 交流負載線 3 4 AC_LL3 （>±3KHz） Y 處理器系列 — — mΩ 10,13,1 4.7 4

T_OVS_TDP_MA 最大過沖時間 — — — 500 μs X TDP/ 病毒模式

V_OVS TDP/ 病毒模式下 — — — 10 % TDP_ 最大值 / 的最大過沖 virus_ 最大值 注意 : 1. 除非另有說明，否則本表中的所有規格均基於估計和類比或經驗資料。這些規格將在以後使用矽測量資料進行更新。 2. 每個處理器都使用在製造時設置且不可更改的最大有效電壓識別值 （VID） 進行程式設計。在製造過程中校準單個最大 VID 值，以便兩個相 同頻率的處理器在 VID 範圍內可能具有不同的設置。請注意，這與處理器在電源管理事件 （自我調整熱監視器、增強的 Intel 速度步速技術 或低功耗狀態）期間使用的 VID 不同。 3. 電壓規格要求在 Vcc_SENSE 測量，並盡可能靠近處理器 Vss_SENSE。測量需要以示波器上的 20MHz 頻寬限制、1.5 pF 最大探頭電容和 1 莫姆最小阻抗進行。探頭上接地線的最大長度應小於 5 mm。確保系統外部雜訊不耦合到示波器探頭中。 4. 處理器 VccIN VR 設計為電氣支援此電流。 5. 處理器 VccIN VR 將被設計為無限期地熱支援此電流。 6. 如果違反了容差、紋波和核心雜訊參數，則無法確保長期可靠性。 7. 在高於或低於最大 / 最小功能限制的條件下，無法確保長期可靠性。 8. PSx 是指 SVID 協定設置的穩壓器電源狀態。 9. 有關給定電流和熱設計電流 （TDC） 允許的最小、典型和最大 VCC，請參閱 Intel 平臺設計工作室 （iPDS）。 10. 在感應點測量的 LL。 11. 典型清單示商業應用的 IccMAX，它不是一個規範 - 它是使用有限的基準集可以超出的有限樣本的特徵。 12. 工作電壓範圍處於穩定狀態。 13. 不應超過 LL 規格值。如果超出，則預期功率、性能和可靠性會受到損失。 14. 負載管線 （AC/DC） 應由 VRTT 工具測量，並通過 BIOS 負載線覆蓋設置選項進行相應程式設計。交流 / 直流負載線路 BIOS 程式設計直接 影響工作電壓 （AC） 和功率測量 （DC）。與為 POR 阻抗設計的電路板相比，具有較淺交流負載線的卓越電路板設計可以提高功率、性能 和散熱性能。 15. 最佳價值取決於平臺 VR 設計和工作負載。

100 資料表，第 1 卷，共 2 卷 電氣規格

12.2.1.2 Vcc1p8A 直流規格 表 12-2. 處理器 Vcc1p8A 電源直流電壓和電流規格

符號 參數 區段 最低 典型 最大 單位 注1，2

Vcc1p8A 封裝電壓 （直流規格） 全部 — 1.8 — V 1,3

U 處理器線 ——700 馬 1 iccMAX_1p8A 1p8A 導軌的最大電流 Y 處理器系列 ——500 馬

TOB Vcc1p8A Vcc1p8A 公差 全部 AC_DC：± 5% % 1,3,4

脈動 波紋容差 全部 — — 90 Mv 1

注意 : 1. 除非另有說明，否則本表中的所有規格均基於估計和類比或經驗資料。這些規格將在以後使用矽測量資料進行更新。 2. 在高於或低於最大 / 最小功能限制的條件下，無法確保長期可靠性。 3. 電壓規格要求在 Vcc_SENSE 測量，並盡可能靠近處理器 Vss_SENSE。測量需要以示波器上的 20MHz 頻寬限制、1.5 pF 最大探頭電容和 1 莫姆最小阻抗進行。探頭上接地線的最大長度應小於 5 mm。確保系統外部雜訊不耦合到示波器探頭中。 4. 對於電壓小於 1v TOB 將為 50mv。

12.2.1.3 VccIN_AUX 直流規格

表 12-3. VccIN_AUX 電源直流電壓和電流規格

符號 參數 區段 最低 典型 最大 單位 注 1

U 處理器線 01.8 — V 1,3,4 vccin_AUX Y 處理器系列 0 1.65 1.8 V 1,3,4

U 處理器線路 （15W） 0— 32 4 芯 GT2

最大 U 處理器線路 IccMAX VccIN_AUX （15W） A1 Icc 0— 32 2 芯 GT2

Y 處理器線 （9W） 0— 22 4 芯 GT2

TOBVCC 電壓容差預算 U - 處理器線 — — 交流 DC： -10/+5 % 1,3,6 Y 處理器系列 — — AC_DC：= 7.5 % 1,3,6

Vos 過沖電壓 全部 — — — — 1.95 V 7

特托斯 過沖時間 全部 — — —— 5我們7

Y 處理器系列 — — 5.9 交流負載線 3 （<1MHz） U 處理器線 — — 4.9 AC_LL mΩ 4,5 Y 處理器系列 — — 6.5 交流負載線 2 （1-40MHz） U 處理器線 — — 8.0.

注意 : 1. 除非另有說明，否則本表中的所有規格均基於估計和類比或經驗資料。這些規格將在以後使用矽測量資料進行更新。 2. 在高於或低於最大 / 最小功能限制的條件下，無法確保長期可靠性。 3. 電壓規格要求在 Vcc_SENSE 測量，並盡可能靠近處理器 Vss_SENSE。測量需要以示波器上的 20MHz 頻寬限制、1.5 pF 最大探頭電容和 1 莫姆最小阻抗進行。探頭上接地線的最大長度應小於 5 mm。確保系統外部雜訊不耦合到示波器探頭中。 4. 1MHz-40MHz 之間允許的最大阻抗低於 LL3。符合推薦的阻抗目標，以避免耦合雜訊問題。 5. LL3 值可供參考。仍必須符合電壓容差規格。 6. 電壓容差預算值包括紋波。 7. 如果最大電壓為 2.13V，則允許過沖，其持續電壓小於 500us。 8. 此導軌可連接到 1.65v。 9. VccIN_AUX 的電壓點很少由 PCH VID 定義。

資料表，第 1 卷，共 2 卷 101 電氣規格

12.2.1.4 VDDQ 直流規格

表 12-4. 記憶體控制器 （VDDQ） 電源直流電壓和電流規格

符號 參數 區段 最低 典型 最大 單位 注 1

V LPDDR4/x 的處理器 I/O 電 DDQ （LPDDR4/ 全部 典型 -5% 1.1 典型 +5% V 3,4,5 x） 源電壓 DDR4 的處理器 I/O 電源電 V 全部 典型 -5% 1.2 典型 +5% V 3,4,5 DDQ （DDR4） 壓

TOBVDDQ VDDQ 容差 全部 AC_DC：± 5% % 3,4,6 Y 處理器系列 — — 3 iccMAX_VDDQ VDDQ 導軌的最大電流 （LPDDR4/x） （LPDDR4/x） U 處理器線 — — 3.5 A 2 icc V 導軌的最大電流 MAX_VDDQ DDQ U 處理器線 — — 3.5 （DDR4） （DDR4） 注意 : 1. 除非另有說明，否則本表中的所有規格均基於估計和類比或經驗資料。這些規格將在以後使用矽測量資料進行更新。 2. 此規格不包括提供給 DIMM 模組的電流。 3. 包括交流與直流錯誤，其中交流雜訊的頻寬限制在 100 MHz 以下，在封裝引腳上測量。 4. 無需對交流電與直流雜訊的分解要求。 5. 電壓規格要求在 Vcc_SENSE 測量，並盡可能靠近處理器 Vss_SENSE。測量需要以示波器上的 20MHz 頻寬限制、1.5 pF 最大探頭電容和 1 莫姆最小阻抗進行。探頭上接地線的最大長度應小於 5 mm。確保系統外部雜訊不耦合到示波器探頭中。 6. 對於電壓小於 1v TOB 將為 50mv。

12.2.1.5 VccST 直流規格

表 12-5. Vcc 維持 （VccST） 電源直流電壓和電流規格

符號 參數 區段 最低 典型 最大 單位 注1，2

處理器 Vcc 維持電源 Vcc 所有處理器產品線 — 1.025 — V 3 ST 電壓

TOBST VccST 容差 全部 AC_DC：± 5% % 3.5

U 處理器線 — — 800 伊克·MAX_ST VccST 的最大電流 馬 4 Y 處理器系列 — — 300

注意 : 1. 除非另有說明，否則本表中的所有規格均基於估計和類比或經驗資料。這些規格將在以後使用矽測量資料進行更新。 2. 在高於或低於最大 / 最小功能限制的條件下，無法確保長期可靠性。 3. 電壓規格要求在 Vcc_SENSE 測量，並盡可能靠近處理器 Vss_SENSE。測量需要以示波器上的 20MHz 頻寬限制、1.5 pF 最大探頭電容和 1 莫姆最小阻抗進行。探頭上接地線的最大長度應小於 5 mm。確保系統外部雜訊不耦合到示波器探頭中。 4. 最大 IccMAX_ST 規格是初步的，基於初始矽前估計，可能會發生變化。 5. 對於電壓小於 1v TOB 將為 50mv。

表 12-6. Vcc 維持門控 （VccSTG） 電源直流電壓和電流規格

符號 參數 區段 最低 典型 最大 單位 注1，2

處理器 Vcc 維持電源電 Vcc 全部 — 1.025 — V 3 STG 壓

TOBSTG VccSTG 容差 全部 AC_DC：± 5% % 3.5

U - 處理器線 — — 150 伊克·MAX_STG VccSTG 的最大電流 馬 4 Y 處理器系列 — — 60

注意 : 1. 除非另有說明，否則本表中的所有規格均基於估計和類比或經驗資料。這些規格將在以後使用矽測量資料進行更新。 2. 在高於或低於最大 / 最小功能限制的條件下，無法確保長期可靠性。 3. 電壓規格要求在 Vcc_SENSE 測量，並盡可能靠近處理器 Vss_SENSE。測量需要以示波器上的 20MHz 頻寬限制、1.5 pF 最大探頭電容和 1 莫姆最小阻抗進行。探頭上接地線的最大長度應小於 5 mm。確保系統外部雜訊不耦合到示波器探頭中。 4. 最大 IccMAX_ST 規格是初步的，基於初始矽前估計，可能會發生變化。 5. 對於電壓小於 1v TOB 將為 50mv。

102 資料表，第 1 卷，共 2 卷 電氣規格

12.2.1.6 VccPLL 直流規格

表 12-7. 處理器 PLL （VccPLL） 電源直流電壓和電流規格

符號 參數 區段 最低 典型 最大 單位 注1，2

VccPLL PLL 電源電壓 （直流規格） 全部 — 1.025 — V 3

TOBCCPLL VccPLL_OC 容差 全部 AC_DC：± 5% % 3,4

U 處理器線 — — 伊克 90 VccPLL 導軌的最大電流 馬 ·MAX_VCCPLL Y 處理器系列 — — 注意 : 1. 除非另有說明，否則本表中的所有規格均基於估計和類比或經驗資料。這些規格將在以後使用矽測量資料進行更新。 2. 在高於或低於最大 / 最小功能限制的條件下，無法確保長期可靠性。 3. 電壓規格要求在 Vcc_SENSE 測量，並盡可能靠近處理器 Vss_SENSE。測量需要以示波器上的 20MHz 頻寬限制、1.5 pF 最大探頭電容和 1 莫姆最小阻抗進行。探頭上接地線的最大長度應小於 5 mm。確保系統外部雜訊不耦合到示波器探頭中。 4. 對於電壓小於 1v TOB 將為 50mv。

表 12-8. 處理器 PLL_OC （VccPLL_OC）電源直流電壓和電流規格

符號 參數 區段 最低 典型 最大 單位 注1，2

PLL_OC 電源電壓 Vcc 全部 — V —V3 PLL_OC （直流規格） DDQ

TOBCCPLL_OC VccPLL_OC 容差 全部 AC_DC：± 5% % 3,4

U 處理器線 — — 160 Icc MAX_VCCPLL_OC VccPLL 導軌的最大電流 Y 處理器系列 — — 170 馬5

注意 : 1. 除非另有說明，否則本表中的所有規格均基於估計和類比或經驗資料。這些規格將在以後使用矽測量資料進行更新。 2. 在高於或低於最大 / 最小功能限制的條件下，無法確保長期可靠性。 3. 電壓規格要求在 Vcc_SENSE 測量，並盡可能靠近處理器 Vss_SENSE。測量需要以示波器上的 20MHz 頻寬限制、1.5 pF 最大探頭電容和 1 莫姆最小阻抗進行。探頭上接地線的最大長度應小於 5 mm。確保系統外部雜訊不耦合到示波器探頭中。 4. 對於電壓小於 1v TOB 將為 50mv。 5. IccMAX 值依賴于電壓 VDDQ±1.1V。

資料表，第 1 卷，共 2 卷 103 電氣規格

12.2.2 處理器介面 DC 規範

12.2.2.1 DDR4 直流規格 表 12-9. DDR4 信號組直流規格

U 處理器線 符號 參數 單位 注釋 1 最低 典型 最大

0.75* V 輸入低壓 — 0.68°Vddq V 2, 3, 4 IL Vddq

0.82* 0.75* V 輸入高壓 — V 2, 3, 4 IH Vddq Vddq

RON_UP （DQ） 資料緩衝區上拉電阻 25 — 60 · 5,12

RON_DN （DQ） 資料緩衝區下拉電阻 26 — 75

RODT （DQ） 資料信號的片上端接等效電阻 25 — Hi-Z · 6, 12 片上端接直流工作點 （磁碟機設置為 0.7* 0.75* 0.8* VODT （直流） V 12 接收模式） Vddq Vddq Vddq

RON_UP （CK） 時鐘緩衝器上拉電阻 25 — 60 · 5, 12

RON_DN （CK） 時鐘緩衝器下拉電阻 25 — 75 · 5, 12

RON_UP （CMD） 命令緩衝區上拉電阻 23 — 50 · 5, 12

RON_DN （CMD） 命令緩衝區下拉電阻 24 — 57 · 5, 12

RON_UP （CTL） 控制緩衝器上拉電阻 23 — 50 · 5, 12

RON_DN （CTL） 控制緩衝器下拉電阻 24 — 57 · 5, 12 R ON_UP 系統記憶體電源門控制緩衝區上拉電阻 45 — 125 · — （SM_PG_CNTL1） R ON_DN 系統記憶體電源門控制緩衝區下拉電阻 40 — 130 · — （SM_PG_CNTL1） 輸入洩漏電流 （DQ、CK） 0 V I — — 1.1 馬 — LI 0.2=Vddq 0.8=Vddq

DDR0_VREF_DQ

DDR1_VREF_DQ VREF 輸出電壓 可培訓 VDDQ/2 可培訓 V — DDR_VREF_CA

SM_RCOMP{0} 命令 COMP 電阻 99 100 101 · 8

SM_RCOMP[1] 資料 COMP 電阻 99 100 101 · 8

SM_RCOMP[2] ODT COMP 電阻 99 100 101 · 8

注意 : 1. 除非另有說明，否則此表中的所有規格均適用于所有處理器頻率。時序規格僅取決於儲存體通道的工作頻率，而不是最大額定頻率。 2. VIL 定義為接收代理上的最大電壓電平，該電壓電平將解釋為邏輯低值。 3. VIH 定義為接收代理中將解釋為邏輯高值的最低電壓電平。 4. VIH 和 VOH 可能會遇到 VDDQ 以上的偏移。但是，輸入信號磁碟機應符合信號品質規範。 5. 補償後拉上 / 向下電阻 （假設 +5% COMP 誤差）。 注意 : BIOS 電源訓練可能會根據邊距 / 功率權衡顯著更改這些值。 6. COMP 之後的 ODT 值 （假設 ±5% 不准確）。BIOS MRC 可以降低 OT 強度。 7. 這些信號的最小值和最大值由 BIOS 程式設計到兩個集之一。 8. SM_RCOMP[x] 電阻應在電路板上提供 1% 電阻。SM_RCOMP[x] 電阻器是 VSS 的。值是矽前估計值，可能會發生變化。 9. SM_DRAMPWROK 在 VDDQ = 0.30 ±100 mV 時，其上升或下降時間最長為 15 ns，並且邊緣必須單調。 10. SM_VREF 定義為 DDR4/LPDDR4 的 VDDQ/2。 11. RON 容差是初步的，可能會發生變化。 12. 最大最小範圍是正確的，但在 MRC 引導訓練期間，中心點可能會發生變化。 13. 如果 VIH 長時間超過最大電壓，處理器可能會損壞。

104 資料表，第 1 卷，共 2 卷 電氣規格

12.2.2.2 LPDDR4/x 直流規格 表 12-10. LPDDR4/x 信號組直流規格 ( 第 1 頁，第 2 頁 )

U/Y 處理器系列 符號 參數 單位 注釋 1 最低 典型 最大

0.2* V 輸入低壓 — 0.08 Vddq V 2, 3, 4 IL Vddq =

0.2* V 輸入高壓 0.35 Vddq — V 2, 3, 4 IH = Vddq

25 60 R 資料緩衝區上拉電阻 — · 5,12 ON_UP （DQ） （LP4x：23） （LP4x：58）

25 72 R 資料緩衝區下拉電阻 — · 5,12 ON_DN （DQ） （LP4x：26） （LP4x：85）

28 R 資料信號的片上端接等效電阻 — Hi-Z · 6, 12 ODT （DQ） （LP4x：26）

0.2° Vddq 0.15=Vddq 0.25*Vddq 片上端接直流工作點 （磁碟機設 V （LP4x： V 10 ODT （直流） 置為接收模式） （LP4x： 0.25* （LP4x：0.35* 0.3* Vddq） Vddq） Vddq）

24 60 R 時鐘緩衝器上拉電阻 — · 5, 12 ON_UP （CK） （LP4x：30） （LP4x：59）

92 R 時鐘緩衝器下拉電阻 28 — · 5, 12 ON_DN （CK） （LP4x：94）

RON_UP （CMD） 命令緩衝區上拉電阻 26 — 50 · 5, 12 22 R 命令緩衝區下拉電阻 — 67 · 5, 12 ON_DN （CMD） （LP4x：20）

RON_UP （CTL） 控制緩衝器上拉電阻 26 — 50 · 5, 12 22 R 控制緩衝器下拉電阻 — 67 · 5, 12 ON_DN （CTL） （LP4x：20）

R 系統記憶體電源門控制緩衝區上拉 ON_UP 不適用 — 不適用 · 不適用 （SM_VTT_CTL1） 電阻 R 系統記憶體電源門控制緩衝區下拉 ON_DN 不適用 — 不適用 · 不適用 （SM_VTT_CTL1） 電阻 輸入洩漏電流 （DQ、CK） 0 V ILI — — 1 馬 — 0.2°VDDQ 0.8°VDDQ DDR0_VREF_DQ DDR1_VREF_DQ VREF 輸出電壓 可培訓 V — DDR_VREF_CA

SM_RCOMP{0} 命令 COMP 電阻 99 100 101 · 8

SM_RCOMP[1] 資料 COMP 電阻 99 100 101 · 8

SM_RCOMP[2] ODT COMP 電阻 99 100 101 · 8

資料表，第 1 卷，共 2 卷 105 電氣規格

表 12-10. LPDDR4/x 信號組直流規格 ( 第 2 頁，第 2 頁 )

U/Y 處理器系列 符號 參數 單位 注釋 1 最低 典型 最大

注意 : 1. 除非另有說明，否則此表中的所有規格均適用于所有處理器頻率。時序規格僅取決於儲存體通道的工作頻率，而不是最大額定頻率。 2. VIL 定義為接收代理上的最大電壓電平，該電壓電平將解釋為邏輯低值。 3. VIH 定義為接收代理中將解釋為邏輯高值的最低電壓電平。 4. VIH 和 VOH 可能會遇到 VDDQ 以上的偏移。但是，輸入信號磁碟機應符合信號品質規範。 5. 補償後拉上 / 向下電阻 （假設 +5% COMP 誤差）。請注意，BIOS 電源訓練可能會根據邊距 / 功率權衡顯著更改這些值。 6. COMP 之後的 ODT 值 （假設 ±5% 不准確）。BIOS MRC 可以降低 ODT 強度，以 7. 這些信號的最小值和最大值由 BIOS 程式設計到兩個集之一。 8. SM_RCOMP[x] 電阻應在電路板上提供 1% 電阻。SM_RCOMP[x] 電阻器是 VSS 的。值是矽前估計值，可能會發生變化。 9. SM_DRAMPWROK 在 VDDQ = 0.30 ±100 mV 時，其上升或下降時間最長為 15 ns，並且邊緣必須單調。 10. SM_VREF 定義為 DDR4/LPDDR4 的 VDDQ/2。 11. RON 容差是初步的，可能會發生變化。 12. 最大最小範圍是正確的，但在 MRC 引導訓練期間，中心點可能會發生變化。 13. 如果 VIH 長時間超過最大電壓，處理器可能會損壞。

12.2.2.3 數字顯示介面 （DDI） 直流規格

表 12-11. 數字顯示介面組直流規格 （DP/HDMI）

符號 參數 最低 典型 最大 單位 注釋 1

VIL 輔助輸入低壓 — — 0.8 V

VIH 輔助輸入高壓 2.25 — 3.6 V DDIB_TXC[3：0] 輸出低壓

VOL DDIC_TXC[3：0] 輸出低電壓 — — 0.25*VccIO V1,2 DDID_TXC[3：0] 輸出低電壓

DDIB_TXC[3：0] 輸出高壓

VOH DDIC_TXC[3：0] 輸出高壓 0.75×VCCIO —— V 1,2 DDID_TXC[3：0] 輸出高壓

ZTX-DIFF-DC 直流差分 Tx 阻抗 100 — 120 · 注意 : 1. VccIO 取決於段。 2. VOL 和 VOH 級別取決於平臺選擇的級別。

12.2.2.4 嵌入式顯示埠 * （eDP+） 直流規範 表 12-12. 嵌入式顯示埠 * （eDP®） 組 DC 規範

符號 參數 最低 典型 最大 單位

VOL eDP_DISP_UTIL 輸出低電壓 — — 0.1°VccIO V

VOH eDP_DISP_UTIL 輸出高壓 0.9°VccIO —— V

RUP eDP_DISP_UTIL 內部上拉 45 — — ·

R 向下 eDP_DISP_UTIL 內部下拉 45 — — ·

106 資料表，第 1 卷，共 2 卷 電氣規格

12.2.2.5 MIPI® CSI-2 D-Phy 接收器直流規格 表 12-13. MIPI® CSI-2 D-Phy HS 接收器直流規格

符號 參數 最低 典型 最大 單位 注意事項

VCMRX （直流） 共模電壓 HS 接收模式 70 — 330 Mv 1,2 ——70Mv3 VIDTH 差分輸入高閾值 ——40Mv4

-70 — — Mv 3 VIDTL 差分輸入低閾值 -40 — — Mv 4

VIHHS 單端輸入高壓 — — 460 Mv 1

VILHS 單端輸入低壓 -40 — — Mv 1

V 術語 -EN HS 終止啟用的單端閾值 — — 450 Mv

ZID 差分輸入阻抗 80 100 125 · 注意 : 1. 排除 100mV 峰值正正波超過 450MHz 的可能附加射頻干擾。 2. 此表值包括發射機和接收器之間的接地差為 50mV、靜態共模電平容差和低於 450MHz 的差值。 3. 對於支援資料速率的設備 ，< 1.5 Gbps。 4. 適用于支援資料速率的設備 > 1.5 Gbps。 5. 相關信號：MIPI® CSI2：請參閱 MIPI® 聯盟 D-PHY 規範 1.2。

12.2.2.6 CMOS 直流規格

表 12-14. CMOS 信號組直流規格

符號 參數 最低 最大 單位 注釋 1

VIL 輸入低壓 — Vcc=0.3 V 2, 5

VIH 輸入高壓 Vcc=0.7 — V 2, 4, 5

RON 電阻上的緩衝器 20 70 · -

ILI 輸入洩漏電流 — Φ150 μA 3 注意 : 1. 除非另有說明，否則此表中的所有規格均適用于所有處理器頻率。 2. 這些規範中提及的 Vcc 是指暫態 VccST/IO。 3. 對於介於 "0"V 和 VccST 之間的 VIN。當駕駛員是三聲明時測量。 4. VIH 可能會體驗 VccST 上方的遊覽。但是，輸入信號磁碟機應符合信號品質規範。 5. 不適用。 12.2.2.7 GTL 和 OD 直流規格 表 12-15. GTL 信號組和開路漏流信號組直流規格

符號 參數 最低 最大 單位 注釋 1

輸入低電壓 （TAP，PROC_JTAG_TCK 除外， V — 0.6×Vcc V 2, 5 IL PROC_JTAG_TRST*）

輸入高電壓 （TAP，PROC_JTAG_TCK 除外， V 0.72×Vcc — V 2, 4, 5 IH PROC_JTAG_TRST*）

VIL 輸入低壓 （PROC_JTAG_TCK，PROC_JTAG_TRST*） — 0.3×Vcc V 2, 5

VIH 輸入高壓 （PROC_JTAG_TCK，PROC_JTAG_TRST*） 0.7×Vcc — V 2, 4, 5

V 海斯特裡斯 滯後電壓 0.2×Vcc — V -

RON 電阻上的緩衝器 （TDO） 7 17 · -

VIL 輸入低壓 （其他 GTL） — 0.6×Vcc V 2, 5

資料表，第 1 卷，共 2 卷 107 電氣規格

表 12-15. GTL 信號組和開路漏流信號組直流規格

符號 參數 最低 最大 單位 注釋 1

VIH 輸入高電壓 （其他 GTL） 0.72×Vcc — V 2, 4, 5

RON 電阻緩衝器 （BPM） 12 28 · -

RON 電阻上的緩衝器 （其他 GTL） 16 24 · -

ILI 輸入洩漏電流 — Φ150 μA 3 注意 : 1. 除非另有說明，否則此表中的所有規格均適用于所有處理器頻率。 2. 這些規範中提及的 Vcc 是指暫態 VccST/IO。 3. 用於 0V 和 Vcc 之間的 VIN。當駕駛員是三聲明時測量。 4. VIH 和 VOH 可能會在 Vcc 上方體驗偏移。但是，輸入信號磁碟機應符合信號品質規範。 5. 不適用。

12.2.2.8 PECI 直流特性

PECI 介面以 VccST 設置的標稱電壓工作。下表所示的直流電氣規格集用於通常從 VccST 介面電源運 行的設備。

VccST 標稱電平因處理器系列而異。所有 PECI 設備都將在由系統中安裝的處理器確定的 VccST 級別 運行。

表 12-16. PECI 直流電氣限制

符號 定義和條件 最低 最大 單位 注釋 1

R 向上 內部拉升電阻 15 45 · 3

Vin 輸入電壓範圍 -0.15 VccST = 0.15 V -

V 滯後 滯後 0.1 = VccST — V -

VIL 輸入電壓低邊緣閾值電壓 0.275 = VccST 0.525 = VccST V -

VIH 輸入電壓高邊緣閾值電壓 0.550 = VccST 0.725 = VccST V -

C 匯流排 每個節點的匯流排電容 — 10 pF -

C 墊 墊電容 0.7 1.8 pF - Ileak000 洩漏電流 = 0V — 0.25 馬 -

Ileak100 洩漏電流 = VccST — 0.15 馬 - 注意 : 1. VccST 提供 PECI 介面。PECI 行為不會影響 VccST 最小值 / 最大規格。 2. 洩漏規範適用于 PECI 匯流排上的供電設備。 3. PECI 緩衝器內部拉升電阻測量為 0.75° VccST。

輸入裝置滯後

用戶端和主機模型中的輸入緩衝區應使用施密特觸發的輸入設計，以提高抗噪能力。使用下圖作為 輸入緩衝區設計的指南。

108 資料表，第 1 卷，共 2 卷 電氣規格

圖 12-1. 輸入裝置滯後

VTTD

Maximum VP PECI High Range

Minimum VP Minimum Valid Input Hysteresis Signal Range

Maximum VN

Minimum VN PECI Low Range

PECI Ground

12.3 測試訪問埠 （TAP） 連接

由於測試接入埠 （TAP） 邏輯中其他元件支援的電壓電平，Intel 建議處理器首先位於 TAP 鏈中， 然後是系統內的任何其他元件。應使用平移緩衝器連接到鏈的其餘部分，除非其他元件之一能夠接 受適當電壓的輸入。每個信號可能需要兩個副本，每個信號的電壓電平不同。

處理器支援邊界掃描 （JTAG） IEEE 1149.1-2001 和 IEEE 1149.6-2003 標準。

12.3.1 系統記憶體信號品質規範

差分信號的信號品質規格包含在直流規範和交流規範中。類比了各種方案以生成一組佈局指南。

§ §

資料表，第 1 卷，共 2 卷 109 包裝機械規格

13 包裝機械規格

13.1 封裝機械屬性

U/Y 處理器產品線採用球柵陣列 （BGA） 封裝中的翻轉晶片技術。下表概述了包的機械屬性。

表 13-1. 封裝機械屬性

Y 處理器系列 U 處理器系列 封裝 參數 4 芯 GT2 4/2 芯 GT2

封裝類型 翻轉晶片球網格陣列 翻轉晶片球網格陣列

互 連 球網格陣列 （BGA） 球網格陣列 （BGA） 包裝技術 無鉛 是 是

無鹵化阻燃劑 是 是

焊球組成 SAC405 SAC405

球 / 銷計數 1377 1526

NCTF 角球 每個角 11 個球，9@A1 每個角 4 到 6 個球

包配置 網格陣列模式 球任何地方 球任何地方

陸側電容器 是 （最大高度 250um） 是 （最大高度 250um）

模具側電容器 否 否

模具配置 2 骰子多晶片封裝 （MCP） 2 骰子多晶片封裝 （MCP）

標稱包裝尺寸 26.5 x 18.5 毫米 50 x 25 毫米

包裝尺寸 Z 高度 0.936 × 0.088 1.197 × 0.096

最小球 / 針間距 0.43 毫米 0.65 毫米

13.2 包裝裝載和壓壓規格

Intel 已定義了可應用於以下 SKU 包的最大總壓縮負載限制。系統設計不應超過此值。

110 資料表，第 1 卷，共 2 卷 包裝機械規格

13.2.1 包裝載入規範

最大靜態正常負載 （初 最小 PCB 厚度假設 [ 毫米 / 密 封裝 背板假設 注意事項 步資料） 耳]

10 否 0.7-0.9\28-36 1,2,3,6,7,8,9 Y 處理器系列 5 否 0.6 \ 24 1,2,3,6,7,8,9

U 處理器線 15 否 0.8-1.2 \32-47 1,2,3,5,6,7,8,9

注意 : 1. 熱溶液連接機制不應對封裝產生連續應力。它只能對模具應用均勻的負載，以保持熱介面。 2. 此規範適用于垂直于模具頂部表面方向的統一壓縮載荷。負載應居中于處理器模具中心。 3. 此規範基於對設計特性的有限測試。 4. 所有值都是矽前值，可能會發生變化。 5. 如果需要，背板也是可以接受的。 6. 應考慮確保包上的穩定狀態靜態載入不超過建議的限制。過度的穩態靜態載荷會導致焊球裂紋，特別是在一段時間內， 從而導致更高的故障率。 7. 此靜態壓縮負載不超標，因此在計算或測量封裝上的靜態負載時，應考慮封裝的公差和熱溶液的公差 （包括連接機 構）。 8. 理想的熱解決方案設計將盡可能均勻的負載應用於所有模具，以優化熱性能並最大限度降低機械風險。 9. 熱結構支架應連接到主機板 （作為背板或塊）或內置於系統底座中 （如果適用）。

13.2.2 模具壓力規格

Intel 根據物理特性選擇一個更相關的集中載入指標 因熱解啟用而無法評估模具損壞風險。

靜態壓縮壓力是指應用於 系統組裝完成後，來自熱溶液的模具。

瞬態壓縮壓力是指骰子上隨時承受的壓力 在熱溶液裝配 / 拆卸過程中。其他系統程式 （如維修 / 回工）也可能導致模具上發生高壓負載，應 進行評估以確保不會超出這些限制。

公制：此指標是 2mmx2mm 區域的壓力。

表 13-2. 包裝載入規範

靜態壓縮壓力 1 瞬態壓壓 1 封裝 [PSI] [PSI]

Y 處理器系列 800 800

U 處理器線 800 800

注意 : 這是 Intel 在單個裝配週期中測試的負載和壓力。此指標的壓力超過 2mm2 （2mm x 2mm） 面積。

資料表，第 1 卷，共 2 卷 111 包裝機械規格

13.3 包裝存儲規範

參數 描述 最小值 最大值 注意事項

非工作設備存儲溫度。在 Intel 原裝密封防潮袋和 T 絕對存儲 / 或包裝盒中，受此溫度影響任何時間長度時，可 -25 °C 125 °C 1, 2, 3 能會發生損壞 （潛伏或其他）。

環境存儲溫度限制 （在運輸介質中），用於 Intel T 已存儲 原裝密封防潮袋和 / 或包裝盒中指定的持續一段時 -5 °C 40 °C 1, 2, 3 間。

Intel 原裝密封防潮袋和 / 或包裝盒中指定的持續 RH 60% ~ 24 °C 1, 2, 3 持續存儲 一段時間內的最大設備存儲相對濕度。

水分敏感裝置：自袋封日 最長時間：與客戶在 Intel 原裝密封防潮袋和 / 或 期起 60 個月 ; 非水分敏 時間 不適用 1, 2, 3 持續存儲 包裝盒中的保質期相關。 感設備：自批批之日起 60 個月

注意 : 1. T 絕對存儲僅適用于未裝配的部件，不適用於裝運介質、防潮袋或乾燥劑。指未組裝在未電連接到電壓基準或 I/O 信號的電路板或插座中的元 件設備。 2. 指定溫度基於收集的資料。JEDEC、J-STD-020 濕度等級額定值和相關處理實踐適用于從防潮袋中取出的所有防潮設備。 3. 未為非 Intel 品牌主機板指定主機板附加存儲溫度限制。有關存儲規格，請諮詢主機板製造商。

§ §

112 資料表，第 1 卷，共 2 卷 CPU 和設備設備設備設備 D

14 CPU 和設備設備設備設備 D

14.1 CPUID

處理器 ID 和步進可以通過以下寄存器內容進行標識：

表 14-1. CPUID 格式

欄位 保留 大家庭 擴展模型 保留 處理器類型 家庭代碼 型號號碼 步進 ID

位 31:28 27:20 19:16 15:14 13:12 11:8 7:4 3:0

表 14-2. 元件標識

SKU CPUID

Y/U 0x706E5

• 擴展系列位 [27：20] 與位 [11：8] 中指定的系列代碼結合使用，以指示處理器是否屬於 Intel386 ™、Intel486 ™、奔騰 ®、奔騰 4 或 Intel® 酷睿™處理器系列。 • 擴展型號 [19：16] 與位 [7：4] 中指定的型號一起用於標識處理器系列中處理器的型號。 • 族代碼對應于重置後 EDX 寄存器的位 [11：8]、CPUID 指令在 EAX 寄存器中執行 CPUID 指令 後 EAX 寄存器的位 [11：8]，以及通過邊界掃描可訪問的裝置識別碼 寄存器的生成欄位。 • 型號編號對應于重置後 EDX 寄存器的位 [7：4]，在 CPUID 指令在 EAX 寄存器中使用 1 執行 CPUX 寄存器後 EAX 寄存器的位 [7：4]，以及通過邊界掃描可訪問的裝置識別碼 寄存器的模型 欄位。 • 位 [3：0] 中的步進 ID 指示該型號的修訂號。 • 當 EAX 初始化為值 "1" 時，CPUID 指令返回 EAX 寄存器中的擴展系列、擴展型號、處理器類 型、系列代碼、型號和步進 ID 值。請注意，重置後的 EDX 處理器簽名值等效于 EAX 寄存器中 的處理器簽名輸出值。

在使用 EAX 寄存器中的 2 執行 CPUID 指令後，EAX、EBX、ECX 和 EDX 寄存器中提供了緩存和 TLB 描述項參數。

資料表，第 1 卷，共 2 卷 113 CPU 和設備設備設備設備 D

14.2 PCI 配置標頭

每個 PCI 相容功能都有一個標準的 PCI 配置標頭，如 Table 14-3, “PCI 配置標頭 ” 所示。這包括強制 寄存器 （粗體），以確定要為設備載入的驅動程式。其中一些寄存器定義 PCI 函數的 ID 值，本章對 此進行了介紹。

表 14-3. PCI 配置標頭

位元組 3 位元組 2 位元組 1 位元組 0 地址

裝置識別碼 供應商 ID （0x8086） 00h

狀態 指令 04h

類代碼 修訂 ID 08h

Bist 標題類型 延遲計時器 緩存行大小 0Ch

基本位址寄存器 0 （BAR0） 10h

基本位址寄存器 1 （BAR1） 14h

基本位址寄存器 2 （BAR2） 18h

基本位址寄存器 3 （BAR3） 1 切

基本位址寄存器 4 （BAR4） 20h

基本位址寄存器 5 （BAR5） 24h

子系統 ID （0x7270） 子系統供應商 ID （0x8086） 28h

擴展 ROM 基本位址 2Ch

保留 功能指標 30h

保留 34h

最大延遲 最小格蘭特 中斷引腳 中斷線路 3 切

表 14-4. 主機裝置識別碼 （DID0）

平台 裝置識別碼

Y 處理器 2 芯 0x8A00h

U 處理器 2 芯 0x8A02h

Y 處理器 4 芯 0x8A10h

U 處理器 4 芯 0x8A12h

表 14-5. 其他裝置識別碼 ( 第 1 頁，第 2 頁 )

裝置 處理器系列 匯流排 / 設備 / 功能 做了

繪圖 全部 0 / 2 / 0 查閱相關檔

議會聯盟 Y， U 0 / 5 / 0 0x8A19

TBT_PCIe0 全部 0 / 7 / 0 0x8A1D

TBT_PCIe1 全部 0 / 7 / 1 0x8A1F

TBT_PCIe2 全部 0 / 7 / 2 0x8A21

TBT_PCIe3 全部 0 / 7 / 3 0x8A23

格納 全部 0 / 8 / 0 0x8A11

ITH 全部 0 / 9 / 0 0x8A29

114 資料表，第 1 卷，共 2 卷 CPU 和設備設備設備設備 D

表 14-5. 其他裝置識別碼 ( 第 2 頁，第 2 頁 )

裝置 處理器系列 匯流排 / 設備 / 功能 做了

USB xHCI Y， U 0 / 13 / 0 0x8A13

USB xDCI Y， U 0 / 13 / 1 0x8A15

TBT DMA0 全部 0 / 13 / x [2-7] 0x8A0D

TBT DMA1 全部 0 / 13 / x [2-7] 0x8A17

§ §

資料表，第 1 卷，共 2 卷 115