10a generación de familias de procesadores Intel® Core™

Ficha técnica, Volumen 1 de 2

Compatible con la 10a generación de la familia de procesadores Intel® Core™, procesadores Intel® Pentium®, procesadores Intel® Celeron® para plataformas U/Y, anteriormente conocidos como Ice Lake. Agosto de 2019 Revisión 001

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Ficha técnica, Volumen 1 de 2 2 Contenido

1 Introducción ...... 11 1.1 Declaración de volatilidad del procesador ...... 12 1.2 Soporte de paquetes ...... 13 1.3 Tecnologías compatibles ...... 13 1.3.1 Compatibilidad con API (Windows*) ...... 14 1.4 Soporte de administración de energía ...... 14 1.4.1 Administración de energía del núcleo del procesador ...... 14 1.4.2 Administración de energía del sistema ...... 14 1.4.3 Administración de energía del controlador de memoria...... 14 1.4.4 Administración de energía de gráficos del procesador ...... 15 1.4.4.1 Tecnologías de ahorro de energía de memoria...... 15 1.4.4.2 Tecnologías de ahorro de energía de la pantalla...... 15 1.4.4.3 Tecnologías de ahorro de energía de Núcleo de gráficos...... 15 1.5 Soporte de gestión térmica ...... 15 1.6 Capacidad de prueba del procesador ...... 16 1.7 Soporte de sistemas operativos ...... 16 1.8 Terminología y Marcas Especiales...... 16 2Tecnologías...... 20 2.1 Interfaz de Control Ambiental de Plataforma (PECI)...... 20 2.1.1 Arquitectura de autobuses PECI ...... 20 2.2 Tecnología de virtualización Intel®...... 22 2.2.1 Tecnología de virtualización Intel® (Intel® VT) para Intel® 64 y la arquitectura Intel® (Intel® VT-X) ...... 22 2.2.2 Tecnología de virtualización Intel® (Intel® VT) para E/S dirigida (Intel® VT-d)...... 23 2.2.3 Tecnología de virtualización Intel® APIC (Intel® APICv) ...... 26 2.3 Tecnologías de seguridad...... 28 2.3.1 Intel® Trusted Execution Technology ...... 28 2.3.2 Intel® Advanced Encryption Standard Nuevas instrucciones (Intel® AES-NI)..29 2.3.3 PCLMULQDQ (Realizar carga menos multiplicación quad palabra) Instrucción ..29 2.3.4 Llave segura Intel® ...... 30 2.3.5 Bit de desactivación de ejecución ...... 30 2.3.6 Tecnología Boot Guard ...... 30 2.3.7 Protección de acceso en modo supervisor Intel® (SMAP) ...... 31 2.3.8 Protección de acceso en modo supervisor Intel® (SMAP) ...... 31 2.3.9 Intel® Software Guard Extensions (Intel® SGX)...... 31 2.3.10 Intel® Secure Hash Algorithm Extensions (Intel® SHA Extensions) ...... 32 2.3.11 Prevención de instrucciones en modo de usuario (UMIP) ...... 33 2.3.12 Read Processor ID (RDPID) ...... 33 2.4 Tecnologías de potencia y rendimiento...... 34 2.4.1 Tecnología Intel® Smart Cache ...... 34 2.4.2 Cachés de nivel 1 y nivel 2 de nivel 1 y 2 de IA Core ...... 34 2.4.3 Tecnología Intel® Turbo Boost Max 3.0 ...... 35 2.4.4 Enrutamiento de interrupción consciente de la alimentación (PAIR) ...... 36 2.4.5 Tecnología Intel® Hyper-Threading (tecnología Intel® HT) ...... 36 2.4.6 Tecnología Intel® Turbo Boost 2.0 ...... 36 2.4.6.1 Supervisión de energía Intel® Turbo Boost 2.0 ...... 37 2.4.6.2 Control de potencia Intel® Turbo Boost 2.0 ...... 37 2.4.6.3 Tecnología Intel® Turbo Boost 2.0 Frecuencia...... 37 2.4.7 Tecnología Intel SpeedStep® mejorada ...... 37 2.4.8 Tecnología Intel® Speed Shift ...... 38 2.4.9 Intel® Extensiones vectoriales avanzadas 2 (Intel® AVX2) ...... 38 2.4.10 Arquitectura Intel® 64 x2APIC ...... 39 2.4.11 Extensiones de sincronización transaccional Intel® (Intel® TSX-NI) ...... 40 2.4.12 Intel® GNA (GMM y Neural Network Accelerator) ...... 40 2.4.13 Extensiones vectoriales avanzadas de 512 bits (Intel® AVX-512)...... 41 2.4.14 Línea de caché Escribir de nuevo (CLWB) ...... 42 2.5 Unidad de procesamiento de imágenes Intel® (IU Intel®) ...... 43 2.5.1 Infraestructura de imágenes de plataforma ...... 43 2.5.2 Unidad de procesamiento de imágenes Intel® (IU Intel®) ...... 44 2.6 Tecnologías de depuración ...... 44

3 Ficha técnica, Volumen 1 de 2 2.6.1 Seguimiento del procesador intel® ...... 44 3 Administración de energía ...... 46 3.1 Estados de configuración avanzada e interfaz de alimentación (ACPI) compatibles ..... 47 3.2 Administración de energía de Processor IA Core ...... 48 3.2.1 Estados P controlados por OS/HW ...... 48 3.2.1.1 TecnologíaIntel SpeedStep® mejorada ...... 48 3.2.1.2 Tecnología Intel® Speed Shift ...... 48 3.2.2 Estados inactivos de baja potencia...... 48 3.2.3 Solicitar estados inactivos de baja potencia...... 49 3.2.4 Reglas de Estado C de Processor IA Core...... 50 3.2.5 Paquete C-Estados ...... 51 3.2.6 Paquete C-Estados y Resoluciones de Pantalla...... 54 3.3 Administración de energía de gráficos del procesador ...... 55 3.3.1 Tecnologías de ahorro de energía de memoria...... 55 3.3.1.1 Administración de energía de memoria rápida ® Intel (Intel® RMPM) ...... 55 3.3.2 Tecnologías de ahorro de energía de la pantalla...... 56 3.3.2.1 Intel® Seamless Display Refresh Rate Switching Technology (Intel® SDRRS Technology) ...... 56 3.3.2.2 Intel® Automatic Display Brightness ...... 56 3.3.2.3 Brillo suave...... 56 3.3.2.4 Tecnología de ahorro de energía de pantalla Intel® (Intel® DPST) 6.3 ...... 56 3.3.2.5 Auto-actualización del panel 2 (PSR 2)...... 57 3.3.2.6 Tubo único de baja potencia (LPSP)...... 57 3.3.2.7 Tecnología de pantalla 2D inteligente Intel® (Intel® S2DDT) ...... 57 3.3.3 Tecnologías de ahorro de energía principales de los gráficos del procesador ... 57 3.3.3.1 Frecuencia dinámica de gráficos Intel®...... 57 3.3.3.2 Tecnología Intel® Graphics Render Standby (Intel® GRST)...... 58 3.3.3.3 FPS dinámico (DFPS)...... 58 3.4 System Agent Enhanced Intel SpeedStep® Technology ...... 58 3.5 Optimización de voltaje...... 59 3.6 ROP (Rest Of Platform) PMIC ...... 59 4Gestión Térmica...... 60 4.1 Especificaciones térmicas y de energía de la línea y del procesador U ...... 60 4.2 Gestión térmica del procesador ...... 62 4.2.1 Consideraciones térmicas ...... 62 4.2.1.1 Control de potencia del paquete...... 63 4.2.1.2 Control de potencia de la plataforma ...... 64 4.2.1.3 Parámetro Turbo Time (Tau) ...... 65 4.2.2 TDP configurable (cTDP) y modo de baja potencia ...... 65 4.2.2.1 Configurable TDP ...... 65 4.2.2.2 Modo de baja potencia...... 66 4.2.3 Características de gestión térmica ...... 67 4.2.3.1 Monitor térmico adaptativo...... 67 4.2.3.2 Sensor térmico digital...... 69 4.2.3.3 Señal PROCHOT...... 71 4.2.3.4 Sólo entrada PROCHOT...... 71 4.2.3.5 Sólo salida PROCHOT ...... 71 4.2.3.6 PROCHOT bidireccional # ...... 71 4.2.3.7 Algoritmo de degradación PROCHOT...... 72 4.2.3.8 Protección del regulador de voltaje usando PROCHOT # ...... 72 4.2.3.9 Diseño de soluciones térmicas y comportamiento PROCHOT...... 73 4.2.3.10 Estados de baja potencia y comportamiento PROCHOT...... 73 4.2.3.11 Señal THRMTRIP...... 73 4.2.3.12 Detección de temperatura crítica...... 73 4.2.3.13 Modo bajo demanda...... 73 4.2.3.14 Modo bajo demanda basado en MSR...... 74 4.2.3.15 Modo bajo demanda basado en emulación de E/S...... 74 4.2.4 Administración térmica de memoria Intel® ...... 74 5Memoria...... 75 5.1 Interfaz de memoria del sistema ...... 75 5.1.1 Matriz de soporte de SKU del procesador ...... 75 5.1.1.1 LPDDR4/x Módulos y dispositivos de memoria compatibles ...... 78 5.1.2 Soporte de temporización de memoria del sistema...... 78

Ficha técnica, Volumen 1 de 2 4 5.1.3 Modos de organización del controlador de memoria del sistema ...... 79 5.1.4 Frecuencia de memoria del sistema...... 80 5.1.5 Mejoras tecnológicas de Intel® acceso rápido a la memoria (Intel® FMA) ...... 81 5.1.6 Scrambling de datos ...... 81 5.1.7 Intercambio de datos ...... 81 5.1.8 Entrelazado de E/S DDR ...... 82 5.1.9 Intercambio de datos ...... 83 5.1.10 Generación de relojes DRAM ...... 83 5.1.11 Generación de voltaje de referencia DRAM ...... 83 5.1.12 Swizzling de datos ...... 83 5.2 Administración de energía del controlador de memoria integrado (IMC)...... 83 5.2.1 Deshabilitación de salidas de memoria del sistema no utilizadas...... 84 5.2.2 Administración e inicialización de energía DRAM...... 84 5.2.2.1 Rol de inicialización de CKE...... 85 5.2.2.2 Auto-actualización condicional...... 86 5.2.2.3 Apagado dinámico ...... 86 5.2.2.4 Administración de energía de E/S de DRAM...... 86 5.2.3 DDR Electrical Power Gating ...... 86 5.2.4 Entrenamiento de poder ...... 87 6 Subsistema USB-C*...... 88 6.0.1 Características generales ...... 88 6.0.2 Características compatibles con USB3.x ...... 88 6.1 Bloques USB TCSS ...... 89 6.1.1 Controladores USB...... 89 6.1.2 Phy...... 89 6.1.3 Thunderbolt integrado™ ...... 90 7 Thunderbolt™ ...... 91 7.1 Capacidades de implementación de Thunderbolt™ Host Router ...... 91 8Gráficos...... 93 8.1 Gráficos del procesador ...... 93 8.1.1 Soporte multimedia (Intel® QuickSync y Clear Video Technology HD)...... 93 8.1.1.1 Decodificación de vídeo acelerada por hardware ...... 93 8.1.1.2 Codificación de vídeo acelerada por hardware ...... 94 8.1.1.3 Procesamiento de vídeo acelerado por hardware...... 95 8.1.1.4 Transcodificación acelerada por hardware ...... 95 8.2 Característica de hardware de gráficos de plataforma ...... 96 8.2.1 Gráficos híbridos...... 96 9 Monitor ...... 97 9.1 Soporte de tecnologías de pantalla ...... 97 9.2 Configuración de la pantalla ...... 97 9.3 Funciones de visualización ...... 98 9.3.1 Capacidades generales ...... 98 9.3.2 Múltiples configuraciones de pantalla ...... 99 9.3.3 Protección de contenido digital de gran ancho de banda (HDCP)...... 100 9.3.4 DisplayPort* ...... 100 9.3.4.1 Transporte Multi-Stream (MST) ...... 101 9.3.5 Interfaz multimedia de alta definición (HDMI*) ...... 102 9.3.6 Interfaz de vídeo digital (DVI) ...... 103 9.3.7 DisplayPort* integrado (eDP*)...... 104 9.3.8 Sonido integrado ...... 104 10 Cámara/MIPI...... 106 10.1 Soporte de tubería de cámara ...... 106 10.2 Interconexión de cámara MIPI* CSI-2 ...... 106 10.2.1 Lógica de control de cámara...... 106 10.2.2 Módulos de cámara ...... 106 10.2.3 Configuración de carril CSI-2...... 107 11 Descripción de la señal ...... 108 11.1 Interfaz de memoria del sistema...... 108 11.1.1 Interfaz de memoria DDR4...... 108 11.1.2 Interfaz de memoria LPDDR4 ...... 110 11.2 Restablecer y señales diversas...... 112 11.3 Interfaces de pantalla...... 113 11.3.1 Señales DisplayPort* (eDP*) integradas...... 113 11.3.2 Señales de interfaz de visualización digital (DDI) ...... 113

5 Ficha técnica, Volumen 1 de 2 11.4 Señales USB Type-C ...... 113 11.5 Señales de interfaz MIPI* CSI-2 ...... 114 11.6 Señales de capacidad de prueba...... 115 11.7 Señales de error y protección térmica ...... 116 11.8 Señales de secuenciación de potencia ...... 117 11.9 Rieles de alimentación del procesador ...... 118 11.10 Señales de tierra, reservadas y no críticas para la función (NCTF) ...... 119 11.11 Terminaciones internas de extracción/extracción del procesador ...... 120 12 Especificaciones eléctricas...... 121 12.1 Rieles de alimentación del procesador ...... 121 12.1.1 Pines de alimentación y tierra ...... 121 12.1.2 Regulador de tensión integrado ...... 121 12.1.3 Identificación de voltaje VCC (VID)...... 122 12.2 Especificaciones de CC ...... 122 12.2.1 Especificaciones de DC de los rieles de alimentación del procesador ...... 123 12.2.1.1 Especificaciones de VccIN DC ...... 123 12.2.1.2 Especificaciones de CC Vcc1p8A...... 124 12.2.1.3 Especificaciones de CC VccIN_AUX ...... 125 12.2.1.4 Especificaciones de VDDQ DC ...... 126 12.2.1.5 Especificaciones de VccST DC ...... 126 12.2.1.6 Especificaciones de VccPLL DC ...... 127 12.2.2 Especificaciones de DC de interfaces de procesador...... 129 12.2.2.1 Especificaciones DDR4 DC...... 129 12.2.2.2 Especificaciones de LPDDR4/x DC ...... 130 12.2.2.3 Especificaciones de CC de la interfaz de visualización digital (DDI). 131 12.2.2.4 DisplayPort* integrado (eDP*) Especificación dc...... 132 12.2.2.5 ESPECIFICAciones de CC del receptor MIPI* CSI-2 D-Phy...... 133 12.2.2.6 Especificaciones de CC CMOS ...... 133 12.2.2.7 Especificación de GTL y OD DC ...... 133 12.2.2.8 Características de PECI DC...... 134 12.3 Conexión del puerto de acceso de prueba (TAP) ...... 135 12.3.1 Especificaciones de calidad de la señal de memoria del sistema ...... 135 13 Especificaciones mecánicas del paquete ...... 136 13.1 Atributos mecánicos del paquete ...... 136 13.2 Especificaciones de carga y presión de troquelado del paquete ...... 136 13.2.1 Especificaciones de carga de paquetes ...... 137 13.2.2 Especificaciones de presión de matriz...... 137 13.3 Especificaciones de almacenamiento de paquetes ...... 138 14 ID de CPU y dispositivos...... 139 14.1 CPUID ...... 139 14.2 Encabezado de configuración PCI...... 140

Figuras 1-1 Plataformas de línea de procesador U y línea de procesador Y ...... 12 2-1 Ejemplo de conexión de host-clientes DE PECI ...... 20 2-2 Ejemplo de conexión PECI EC ...... 21 2-3 Estructuras de asignación de dispositivo a dominio ...... 25 2-4 Jerarquía de caché del procesador ...... 35 2-5 Sistema de cámara de procesador ...... 44 3-1 Estados de alimentación del procesador ...... 46 3-2 Desglose de la administración de energía inactiva de los núcleos iA del procesador ...... 49 3-3 Paquete C-Estado Entrada y Salida ...... 52 4-1 Control de potencia del paquete ...... 64 4-2 Descripción de la señal de degradación de PROCHOT...... 72 5-1 Operaciones de la tecnología de memoria intel®Flex ...... 80 5-2 Asignación de modos de entrelazado (IL) y no entrelazado (NIL) ...... 83 6-1 Diagrama de bloques del subsistema USB-C*...... 90 7-1 Diagrama de bloques de alto nivel ...... 92 9-1 Arquitectura de visualización del procesador ...... 98

Ficha técnica, Volumen 1 de 2 6 9-2 Descripción general de DisplayPort* ...... 100 9-3 Descripción general de HDMI*...... 103 9-4 Descripción general de MIPI DSI* ...... 104 12-1 Histéresis del dispositivo de entrada...... 135

Tablas 1-1 Líneas de procesador ...... 9 1-2 Terminología...... 14 1-3 Marcas especiales ...... 17 3-1 Estados del sistema ...... 46 3-2 Estados del controlador de memoria integrado (IMC)...... 46 3-3 Combinaciones de estado de interfaz G, S y C ...... 46 3-4 Núcleos C-estados ...... 49 3-5 Paquete C-Estados...... 51 3-6 Paquete más profundo C-Estado disponible ...... 54 4-1 Especificaciones TDP (línea U/Y-Processor)...... 60 4-2 Especificaciones del paquete Turbo ...... 60 4-3 Especificaciones de temperatura de unión ...... 61 4-4 Modos TDP configurables ...... 65 5-1 Tabla de matriz de soporte DDR ...... 75 5-2 Matriz de soporte de tecnología DDR ...... 75 5-5 SA Speed Enhanced Speed Steps (SA-GV) y Gear Mode Frequencies ...... 76 5-3 DDR Capacidad máxima por sistema ...... 76 5-4 LPDDR4/x Reglas de población de subcanales...... 76 5-6 Configuraciones de módulo SODIMM DDR4 no ECC compatibles (línea U-Processor) ...... 77 5-7 Configuraciones de dispositivos de memoria descendente DDR4 compatibles (línea U-Processor) ...... 77 5-8 Configuraciones de DMM LPDDR4/x x 32 compatibles (línea y/u-procesador) ...... 78 5-9 Configuraciones de DMM LPDDR4/x x x64 compatibles (línea U/Y-Processor) ...... 78 5-10 Ddr4 Soporte de tiempo de memoria del sistema ...... 79 5-11 LpDDR4/x Soporte de sincronización de memoria del sistema ...... 79 5-12 Asignación de pines de los modos de entrelazado (IL) y no entrelazado (NIL) ...... 82 6-1 Especificaciones USB...... 90 6-2 Configuración compatible con USB-C* ...... 90 6-3 Configuración no compatible con USB-C* ...... 91 6-4 PCIe* a través de la configuración TBT ...... 91 8-1 Configuración admitida por SKU...... 95 8-2 Decodificación de vídeo acelerada por hardware...... 96 8-3 Codificación de vídeo acelerada por hardware...... 96 8-4 Configuración de hardware de gráficos híbridos...... 98 9-1 Mostrar disponibilidad de puertos y velocidad de enlace para líneas de procesador Y/U ...... 99 9-2 Frecuencias de puerto ...... 101 9-3 Resoluciones de pantalla y ancho de banda de enlace para cálculos de transporte multiflujo...... 103 9-4 DisplayPort* Resolución máxima...... 104 9-5 RESOLUción máxima HDMI*...... 105 9-6 DVI Resolución máxima soportada ...... 106 9-7 Resolución máxima de DisplayPort integrada ...... 106 9-8 Formatos de audio compatibles con el procesador a través de HDMI y DisplayPort* ...... 107 11-1 Terminología de tablas de señales...... 111 11-2 Interfaz de memoria DDR4 ...... 111

7 Ficha técnica, Volumen 1 de 2 11-3 Interfaz de memoria LPDDR4...... 113 11-4 Restablecer y señales diversas ...... 115 11-5 Señales DisplayPort* integradas...... 115 11-6 Mostrar señales de interfaz...... 116 11-7 Señales USB Type-C ...... 116 11-8 Señales de interfaz MIPI* CSI-2...... 117 11-9 Señales de capacidad de prueba...... 117 11-10Señales de error y protección térmica ...... 118 11-11Señales de secuenciación de potencia ...... 119 11-12Señales de rieles de alimentación del procesador...... 120 11-13Señales de rieles de alimentación pull-up del procesador ...... 121 11-14Señales GND, RSVD y NCTF...... 122 11-15Terminaciones internas de extracción/extracción del procesador ...... 122 12-1 Procesador VccIN Modo Activo e Inactivo Especificaciones de Voltaje y Corriente DC ...... 125 12-2 Procesador Vcc1p8A Fuente Voltaje CC y Especificaciones de Corriente...... 126 12-3 Especificaciones de corriente y voltaje de CC de suministro VccIN_AUX ...... 127 12-4 Controlador de memoria (VDDQ) Fuente De voltaje de CC y especificaciones de corriente ...... 128 12-5 Vcc Sustain (VccST) Fuente Voltaje CC y Especificaciones de Corriente ...... 128 12-7 Procesador PLL (VccPLL) Especificaciones de corriente y voltaje de CC de alimentación .. 129 12-8 PLL_OC del procesador (VccPLL_OC) Especificaciones de voltaje de CC y corriente de ali- mentación...... 129 12-6 Vcc Sustain Gated (VccSTG) Suministra Especificaciones de Voltaje de CC y Corriente ... 129 12-9 DDR4 Especificaciones de DC del Grupo de Señales ...... 131 12-10Especificaciones de DC del grupo de señales LPDDR4/x ...... 132 12-11Especificaciones de DC del grupo de interfaz de pantalla digital (DP/HDMI) ...... 133 12-12Especificaciones integradas de DisplayPort* (eDP*) Group DC ...... 134 12-13MIPI* CSI-2 D-Phy HS Receptor ESPECIFICAciones DC...... 135 12-14Especificaciones de CC del grupo de señales CMOS ...... 135 12-15GTL Signal Group y Open Drain Signal Group DC Especificaciones ...... 135 12-16Límites Eléctricos PECI DC ...... 136 13-1 Atributos mecánicos del paquete ...... 139 13-2 Especificaciones de carga de paquetes ...... 140 14-1 Formato CPUID ...... 143 14-2 Identificación de componentes ...... 143 14-3 Encabezado de configuración PCI ...... 144 14-4 ID de dispositivo de host (DID0) ...... 144 14-5 Otro ID de dispositivo ...... 144

Ficha técnica, Volumen 1 de 2 8 Revisión histórica

Número de Descripción Fecha de revisión revisión

001 Versión inicial Agosto de 2019

9 Ficha técnica, Volumen 1 de 2 Introducción

1 Introducción

La 10a generaciónde procesadores Intel® Core ™ es un procesador multinúcleo de 64 bits basado en la tecnología de proceso de 10 nanómetros.

Los procesadores U-Processor Line y Y-Processor Line se ofrecen en una plataforma de 1 chip que incluye el concentrador de controladores de plataforma en paquete de la familia de chipsets Intel® serie 495, que muere en el mismo paquete que el sistema de instalación. Consulte la figura siguiente. En la tabla siguiente se describen las diferentes líneas de procesador: Mesa 1-1. Líneas de procesador

Procesador Tipo de Línea de Base Formato Núcleos de Eus VDBox plataform procesador1 TDP IA a

Línea de BGA1377 9w 4 64/48/32 2/1 procesador Y 1-Chip Línea U-Processor BGA1526 15w 4 64/48/32 2/1

Línea U-Processor BGA1526 15w 2 32 1

Notas: 1. La oferta de líneas de procesador puede cambiar. 2. Para la configuración adicional de TDP, consulteTable 4-1, “Especificaciones TDP (línea U/Y- Processor)” 3. La carga de trabajo de TDP no refleja varios casos de conectividad de E/S, como Thunderbolt™.

11 Ficha técnica, Volumen 1 de 2 Introducción

Ilustración 1-1. Plataformas de línea de procesador U y línea de procesador Y

DDIx2 Digital Display Interface x 2 DDR Ch.A DDR Ch.B LPDDR4/DDR4 DDR Sub-Ch.C System Memory eDP* embedded DisplayPort* DDR Sub-Ch.D PCI Express*/ CSI2 + I2C SATA UF/WF Cameras HDD/SSD

eMMC eMMC 5.0 Storage BIOS/FW Flash SPI

2 SPI I S/HDAUDIO TPM HD Audio Codec

PECI/SMBus SPI EC Touch Screen eSPI

I2C SPI / USB 2.0 Fingerprint Sensor PCI Express*/ ROP PMIC 2 Dphy

USB + I C *

USB 2.0 MIPI SmartCard Reader 3G/4G Wi-Fi, WiGig, BT & GNSS SMBus 2.0 SMBus C_ISH 2 I PCI Express* 3.0 x12 TBT/DP/USB3.1 Sensors: Gigabit Network TypeC Proximity, Gyro, Accelerometer, Connection Ambient Light, Pressure Magnetometer SD Slot 3.X BIO

SVID IMVP9

Este documento cubre todas las líneas de procesador de la 10a generaciónde Intel® Core ™ cliente (usted e Y) para el segmento de cliente. No todas las interfaces y características del procesador están presentes en todas las líneas de procesador. La presencia de varias interfaces y características se indicará dentro de las secciones y tablas pertinentes.

A lo largo de este documento, la 10a generación de procesadores Intel® Core™ puede denominarse simplemente "procesador" y el concentrador de controladores de plataforma en paquete de la familia de chipsets Intel® serie 495 puede denominarse simplemente "PCH".

1.1 Declaración de volatilidad del procesador

Las familias de procesadores Intel® Core™ de 10a generación no conservan los datos del usuario final cuando se apagan y/o cuando se quita físicamente el procesador.

Nota: Apagado se refiere al estado en el que están apagados todos los rieles de alimentación del procesador.

Ficha técnica, Volumen 1 de 2 12 Introducción

1.2 Soporte de paquetes

El procesador está disponible en los siguientes paquetes: • Un paquete BGA de 26,5 x 18,5 mm para la línea de procesadores Y • Un paquete BGA de 50 x 25 mm para la línea U-Processor

1.3 Tecnologías compatibles

• Tecnología de virtualización Intel® • Tecnología Intel® Trusted Execution • Intel® Advanced Encryption Standard Nuevas instrucciones (Intel® AES-NI) • PCLMULQDQ (Realizar carga menos multiplicación quad palabra) Instrucción • Llave segura ® Intel • Bit de desactivación de ejecución • Intel® Boot Guard • SMEP – Protección de ejecución del modo supervisor • SMAP – Protección de acceso en modo supervisor • Intel® Software Guard Extensions (Intel® SGX) • Extensiones SHA – Extensiones de algoritmo de hash seguro • UMIP – Prevención de instrucciones en modo de usuario • RDPID: read Processor ID • Tecnología Intel® Hyper-Threading (tecnología Intel® HT) • Tecnología Intel® Turbo Boost 2.0 • Tecnología Intel® Turbo Boost Max 3.0 • Tecnología Intel SpeedStep® • Tecnología Intel® Speed Shift • Intel® Extensiones vectoriales avanzadas 2 (Intel® AVX2) • Arquitectura Intel® 64 x2APIC • PAIR – Enrutamiento de interrupciones conscientes de la alimentación • Extensiones de sincronización transaccional® Intel (Intel® TSX-NI) • Intel® GNA (GMM y Neural Network Accelerator) • Unidad de procesamiento de imágenes ® Intel (IU® Intel) • Seguimiento del procesador intel® • PECI – Interfaz de Control Ambiental de Plataforma

Nota: La disponibilidad de las características puede variar entre las STU del procesador.

Consulte Chapter 2, “Tecnologías” para obtener más información.

13 Ficha técnica, Volumen 1 de 2 Introducción

1.3.1 Compatibilidad con API (Windows*)

• Direct3D* 2015, Direct3D* 12, Direct3D* 11.2, Direct3D* 11.1, Direct3D* 9, Direct3D* 10, Direct2D* •OpenGL* 4.5 • OpenCL* 2.1, OpenCL 2.0, OpenCL 1.2

Extensiones DirectX*: • PixelSync, InstantAccess, Rasterización conservadora, Lecturas de destino de renderización, Desnormas de punto flotante, Memoria virtual compartida, Atómico de punto flotante, indexación de muestras MSAA, Muestreo rápido (LOD grueso), Texturas acolchadas, Kernels GPU Enqueue, Señales GPU unidad de procesamiento. Otras mejoras incluyen la compresión de color.

La arquitectura Gen 11 ofrece aceleración de hardware de la canalización Direct X* 12 Render que consta de las siguientes etapas: Vertex Fetch, Vertex Shader, Hull Shader, Tessellation, Domain Shader, Geometry Shader, Rasterizer, Pixel Shader, Pixel Output.

1.4 Soporte de administración de energía

1.4.1 Administración de energía del núcleo del procesador

• Soporte completo de los estados C de ACPI implementados por los siguientes estados C del procesador: — C0, C1, C1E, C6, C7, C8, C9, C10 • Tecnología Intel SpeedStep® mejorada • Tecnología Intel®Speed Shift

Consulte Section 3.2, “Administración de energía de Processor IA Core” para obtener más información.

1.4.2 Administración de energía del sistema

• S0/S0ix, S3, S4, S5

Consulte Chapter 3, “Administración de energía” para obtener más información.

1.4.3 Administración de energía del controlador de memoria

• Deshabilitación de salidas de memoria del sistema no utilizadas • Administración e inicialización de energía DRAM • Rol de inicialización de CKE • Auto-actualización condicional • Apagado dinámico • Administración de energía de E/S de DRAM • DDR Electrical Power Gating (EPG) • Entrenamiento de poder

Ficha técnica, Volumen 1 de 2 14 Introducción

Consulte Section 5.2, “Administración de energía del controlador de memoria integrado (IMC)” para obtener más información.

1.4.4 Administración de energía de gráficos del procesador

1.4.4.1 Tecnologías de ahorro de energía de memoria

• Administrador instantáneo Intel® del consumo de energía de la memoria • Tecnología de pantalla 2D inteligente Intel® (Intel® S2DDT)

1.4.4.2 Tecnologías de ahorro de energía de la pantalla

• Intel® (sin costuras y estáticas) Display Refresh Rate Switching (DRRS) con puerto eDP • Brillo automático de la pantalla Intel® •Brillo suave • Tecnología de ahorro de energía de pantalla Intel® (Intel® DPST 6) • Auto-actualización del panel 2 (PSR 2) • Tubo único de baja potencia (LPSP)

1.4.4.3 Tecnologías de ahorro de energía de Núcleo de gráficos

• Frecuencia dinámica de gráficos ® Intel • Tecnología Intel® Graphics Render Standby (Intel® GRST) • FPS dinámico (Intel® DFPS)

Consulte Section 3.3, “Administración de energía de gráficos del procesador” para obtener más información.

1.5 Soporte de gestión térmica

• Sensor térmico digital • Monitor térmico adaptable Intel® • Compatibilidad con THERMTRIP y PROCHOT • Modo bajo demanda • Limitación de bucle abierto y cerrado de memoria • Limitación térmica de memoria • Sensor térmico externo (TS-on-DIMM y TS-on-Board) • Renderizar la limitación térmica • Control de velocidad del ventilador con DTS • Control de potencia Intel® Turbo Boost 2.0

Consulte Chapter 4, “Gestión Térmica” para obtener más información.

15 Ficha técnica, Volumen 1 de 2 Introducción

1.6 Capacidad de prueba del procesador

Se debe colocar un conector integrado LTB para habilitar las capacidades de depuración completas. Para las SKU del procesador, se recomienda encarecidamente una herramienta DCI (interfaz de conexión directa) para habilitar el debug de estado C inferior.

1.7 Soporte de sistemas operativos

Sistema Windows* 10 de 64 Línea de procesador OS X operativo Chrome* OS bits Linux*

7a generación de familias de procesadores Intel® para U/Y-Platforms, Hoja de datos Volumen 2 de 2

7a generación de familias de procesadores Intel®, actualización de especificaciones

7a generación de la plataforma de E/S Intel® Processor Families, Datasheet Volumen 1 de 2

7a generación de Intel® plataforma de E/S de procesadores Intel, hoja de datos Volumen 2 de 2

Línea de procesador y Sí Sí Sí Sí

Línea de procesadores U Sí Sí Sí Sí

1.8 Terminología y Marcas Especiales

Mesa 1-2. Terminología (Sheet 1 of 4)

Término Descripción

4K Ultra Alta Definición (UHD)

AES Estándar de cifrado avanzado

Agc Control de ganancia adaptable

Avc Codificación de vídeo avanzada

Blt Transferencia de nivel de bloque

Bpp Bits por píxel

Cdr Recuperación de reloj y datos

CTLE Ecualizador lineal de tiempo continuo

Ddc Canal de visualización digital

Ddi Interfaz de pantalla digital para DP o HDMI/DVI

Dsi Mostrar interfaz serie

DDR4 Tecnología de memoria SDRAM de doble velocidad de datos de cuarta generación

Dfe Ecualizador de retroalimentación de decisión

DMA Acceso directo a la memoria

DPPM Gestión dinámica del rendimiento de la energía

Ficha técnica, Volumen 1 de 2 16 Introducción

Mesa 1-2. Terminología (Sheet 2 of 4)

Término Descripción

DP* DisplayPort*

Dsc Compresión de flujo de pantalla

Dsi Mostrar interfaz serie

Dts Sensor térmico digital

ECC Código de corrección de errores - utilizado para corregir errores de transacciones DDR

eDP* DisplayPort integrado*

Ue Unidad de ejecución en los gráficos del procesador

FIVR Regulador de voltaje totalmente integrado

Gsa Gráficos en System Agent

Hdcp Protección de contenido digital de gran ancho de banda

HDMI* Interfaz multimedia de alta definición

Imc Controlador de memoria integrado

Tecnología Extensiones de memoria de 64 bits a la arquitectura IA-32 Intel® 64

Intel® DPST Tecnología de ahorro de energía Intel® Display

Intel® PTT Tecnología Intel® Platform Trust

Intel® Transac- Extensiones de sincronización transaccional ® Intel tional Synchro- nization Extensions – New Instruc- tions

Intel® TXT Tecnología de ejecución de confianza ® Intel

Tecnología de virtualización Intel®. La virtualización de procesadores, cuando se utiliza Intel® VT junto con el software Virtual Machine Monitor, permite múltiples y robustos entornos de software independientes dentro de una sola plataforma.

Tecnología de virtualización Intel® (Intel® VT) para E/S dirigidas. Intel® VT-d es una asistencia de hardware, bajo control de software del sistema (Virtual Machine Manager u Intel® VT-d OS), para habilitar la virtualización de dispositivos de E/S. Intel® VT-d también ofrece una seguridad sólida al proporcionar protección contra los DMA errantes mediante el uso de la reasignación de DMA, una característica clave de Intel® VT-d.

Ith Concentrador de seguimiento ® Intel

Iov Virtualización de E/S

Uip Unidad de procesamiento de imágenes

Modo de baja frecuencia. correspondiente al par de voltaje/frecuencia más bajo de la Lfm tecnología Intel SpeedStep® mejorada. Se puede leer en MSR CEh [47:40]. Para obtener más información, consulte la especificación de BIOS adecuada.

Llc Caché de último nivel

Tecnología de memoria SDRAM de doble velocidad de datos de baja potencia /x- ahorro de LPDDR4/x energía adicional.

Modo de baja potencia.La frecuencia LPM es menor o igual que la frecuencia LFM. El LPM LPM TDP es menor que el LFM TDP, ya que la configuración de LPM limita el procesador a la operación de un solo subproceso

LPSP Tubo único de baja potencia

Frecuencia admitida más baja.Esta frecuencia es la frecuencia más baja donde la Lsf fabricación confirma la funcionalidad lógica bajo el conjunto de condiciones de funcionamiento.

Paquete multichip - incluye el procesador y el PCH. En algunas SKUs puede tener caché Mcp adicional en el paquete.

17 Ficha técnica, Volumen 1 de 2 Introducción

Mesa 1-2. Terminología (Sheet 3 of 4)

Término Descripción

Modo de frecuencia mínima. MFM es la relación mínima soportada por el procesador y se Mfm puede leer desde MSR CEh [55:48]. Para obtener más información, consulte la especificación de BIOS adecuada.

Mlc Caché de nivel medio

Motion Picture Expert Group, organismo estándar internacional JTC1/SC29/WG11 bajo ISO/ Mpeg IEC que ha definido estándares de compresión de audio y vídeo como MPEG-1, MPEG-2 y MPEG-4, etc.

No crítico para funcionar. Las ubicaciones NCTF son típicamente bolas/tierras reservadas no Nctf críticas o terrestres de tierra redundantes, por lo que la pérdida de la continuidad de la junta de soldadura al final de la vida útil no afectará la funcionalidad general del producto.

OPVR Regulador de voltaje en el paquete

Platform Controller Hub. El chipset con capacidades de plataforma centralizadas, incluidas las principales interfaces de E/S, junto con conectividad de pantalla, funciones de audio, PCH administración de energía, capacidad de administración, seguridad y funciones de almacenamiento. El PCH también puede denominarse "chipset".

PECI Interfaz de control del entorno de plataforma

PL1, PL2, PL3 Límite de potencia 1, límite de potencia 2, límite de potencia 3

PMIC Circuito integrado de gestión de energía

Procesador El componente multinúcleo de 64 bits (paquete)

El término "núcleo del procesador" se refiere al propio Si die, que puede contener varios Núcleo del núcleos de ejecución. Cada núcleo de ejecución tiene una caché de instrucciones, una procesador memoria caché de datos y una memoria caché L2 de 256 KB. Todos los núcleos de ejecución comparten la LLC.

Gráficos incor- Gráficos del procesador Intel porados al procesador

Psr Auto-actualización del panel

Psx Estados de ahorro de energía (PS0, PS1, PS2, PS3, PS4)

Una unidad de DRAM correspondiente a cuatro a ocho dispositivos en paralelo, ignorando rango ECC. Estos dispositivos suelen estar montados, pero no siempre, en un solo lado de un SODIMM.

Sci Interrupción del control del sistema. SCI se utiliza en el protocolo ACPI.

Sdp Potencia de diseño de escenario

Sgx Extensión de software protector

Sha Algoritmo de hash seguro

Ssc Reloj de espectro extendido

Ssic SuperSpeed Inter-Chip

Un estado no operativo. El procesador puede instalarse en una plataforma, en una bandeja o suelto. Los procesadores pueden sellarse en envases o exponerse al aire libre. En estas Condiciones de condiciones, los aterrizajes del procesador no deben conectarse a ningún voltaje de almacena- alimentación, tener ninguna E/S sesgada o recibir relojes. Tras la exposición al "aire libre" miento (es decir, embalaje sin sellar o un dispositivo retirado del material de embalaje), el procesador debe manipularse de acuerdo con el etiquetado de sensibilidad a la humedad (MSL) como se indica en el material de embalaje.

STR Modo de suspensión y arranque inmediato en memoria

TAC Promedio térmico constante

Otc Interfaz Thunderbolt™

Tcc Circuito de control térmico

TDP Potencia del diseño térmico

TTV TDP Vehículo de prueba térmica TDP

Ficha técnica, Volumen 1 de 2 18 Introducción

Mesa 1-2. Terminología (Sheet 4 of 4)

Término Descripción

VCC Fuente de alimentación del núcleo del procesador

VCCGT Fuente de alimentación de gráficos del procesador

VCCIO Fuente de alimentación de E/S

VCCSA Fuente de alimentación del agente del sistema Vld Decodificación de longitud variable

VPID ID de procesador virtual

VSS Terreno del procesador Estados de alimentación del controlador USB que van desde D0i0 a D0i3, donde D0i0 está D0ix-states completamente encendido y D0i3 se apaga principalmente. Controlado por SW.

S0ix-states Estados de alimentación en espera inactivos de residencia del procesador.

El tipo de redirección de almacenamiento utilizado desde AMT 11.0 en adelante. A diferencia de IDE-R, que presenta unidades de disquete o CD remotas como si estuvieran USB-R integradas en la máquina host, USB-R presenta unidades remotas como si estuvieran conectadas a través de un puerto USB.

Mesa 1-3. Marcas especiales

Marca Definición

Los corchetes ([]) a veces siguen una bola, un pin, un registro o un nombre de bit. Estos [] corchetes encierran un rango de números, por ejemplo TCP[2:0]_TXRX_P[1:0] puede hacer referencia a 4 pines USB-C* o EAX[7:0] puede indicar un rango de 8 bits de longitud.

Un sufijo de _N o de á o B indica una señal baja activa. por ejemplo CATERR # _N / / / B Nota: _N no se refiere al par diferencial de señales tales como CLK_P, CLK_N

Los números hexadecimales se identifican con una x en el número. Todos los números son 0x000 decimales (base 10) a menos que se especifique lo contrario. Los números binarios no evidentes tienen la 'b' adjunta al final del número, por ejemplo 0101b

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§ §

19 Ficha técnica, Volumen 1 de 2 Tecnologías

2 Tecnologías

Este capítulo proporciona una descripción de alto nivel de las tecnologías Intel implementadas en el procesador.

La implementación de las características puede variar entre las STU del procesador.

Los detalles sobre las diferentes tecnologías de los procesadores Intel y otras notas externas relevantes se encuentran en el sitio web de la tecnología Intel: http://www.intel.com/technology/

2.1 Interfaz de Control Ambiental de Plataforma (PECI)

Nota: PECI es una interfaz propietaria de Intel que proporciona un canal de comunicación entre procesadores Intel y componentes externos como Super IO (SIO) y controladores integrados (EC) para proporcionar temperatura del procesador, Turbo, TDP configurable y limitación de memoria mecanismos de control y muchos otros servicios. PECI se utiliza para la gestión térmica de la plataforma y el control y configuración en tiempo real de las características y el rendimiento del procesador. PECI sobre eSPI es compatible.

2.1.1 Arquitectura de autobuses PECI

La arquitectura PECI se basa en un bus o cableado que los clientes (como pecidelar de procesador) pueden tirar hacia arriba (con una unidad fuerte).

El estado de inactividad en el bus es '0' (mínimo lógico) y cercano a cero (nivel de tensión lógica).

Las siguientes figuras demuestran el diseño y la conectividad de PECI: • Conexión de host-clientes DE PECI: Mientras que el host/originador puede ser host PECI de terceros y uno de los clientes PECI es un dispositivo PECI de procesador. •Conexión PECI EC.

Ilustración 2-1. Ejemplo de conexión de host-clientes DE PECI

Ficha técnica, Volumen 1 de 2 20 Tecnologías

VCCST VCCST Q3 nX Q1 nX PECI

Q2 C 1X PECI <10pF/Node

Host / Originator PECI Client

Additional PECI Clients

Ilustración 2-2. Ejemplo de conexión PECI EC Processor VCCST R

Out VREF_CPU VCCST PECI Embedded Controller In 43 Ohm VCCST

21 Ficha técnica, Volumen 1 de 2 Tecnologías

2.2 Tecnología de virtualización Intel®

La tecnología de virtualización Intel® (Intel® VT) hace que un solo sistema aparezca como varios sistemas independientes para el software. Esto permite que varios sistemas operativos independientes se ejecuten simultáneamente en un solo sistema. Intel® VT comprende componentes de tecnología para admitir la virtualización de plataformas basadas en microprocesadores y chipsets de arquitectura Intel.

Intel® Virtualization Technology (Intel® VT) Intel® 64 y Intel® Architecture (Intel® VT-x) agregaron soporte de hardware en el procesador para mejorar el rendimiento y la robustez de la virtualización. La tecnología de virtualización Intel® para E/S dirigidas (Intel® VT-d) amplía Intel® VT-x mediante la adición de compatibilidad asistida por hardware para mejorar el rendimiento de virtualización de dispositivos de E/S. Las especificaciones y descripciones funcionales de Intel® VT-x se incluyen en el Manual del desarrollador del software Intel® 64 Architectures, Volumen 3. Disponible en: http://www.intel.com/products/processor/manuals Se puede hacer referencia a la especificación Intel® VT-d y a otros documentos VT en: http://www.intel.com/content/www/us/en/virtualization/virtualization-technology/ intel-virtualization-technology.html

2.2.1 Tecnología de virtualización Intel® (Intel® VT) para Intel® 64 y la arquitectura Intel® (Intel® VT-X)

Objetivos IntelVT-x Intel® VT-x proporciona aceleración de hardware para la virtualización de plataformas IA. Virtual Machine Monitor (VMM) puede usar las características de Intel® VT-x para proporcionar una plataforma virtualizada confiable mejorada. Mediante el uso de Intel® VT-x, un VMM es: • Robusto: Los MVM ya no necesitan usar la paravirtualización o la traducción binaria. Esto significa que los VMM podrán ejecutar aplicaciones y sistemas operativos listos para usar sin ningún paso especial. • Mejorado: Intel® VT permite a los VMM ejecutar sistemas operativos invitados de 64 bits en procesadores IA x86. • Más fiable: Debido al soporte de hardware, las mVM ahora pueden ser más pequeñas, menos complejas y más eficientes. Esto mejora la fiabilidad y la disponibilidad y reduce el potencial de conflictos de software. • Más seguro: El uso de transiciones de hardware en VMM refuerza el aislamiento de las máquinas virtuales y evita aún más que la corrupción de una máquina virtual afecte a otras en el mismo sistema.

Características clave de Intel® VT-x

El procesador admite las siguientes nuevas características de Intel® VT-x añadidas: • Tabla de páginas extendidas (EPT) A la que se accede y bits sucios — Los bits A/D de EPT permitieron a los VMM implementar de forma eficiente algoritmos de administración de memoria y clasificación de páginas para optimizar las operaciones de memoria de la máquina virtual, como la desfragmentación, la paginación, la migración en vivo y la comprobación. Sin compatibilidad de hardware para bits EPT A/D, es posible que los VMM

Ficha técnica, Volumen 1 de 2 22 Tecnologías

necesiten emular bits A/D marcando las estructuras de paginación EPT como no presentes o de solo lectura, e incurrir en la sobrecarga de las salidas de máquina virtual de error de página EPT y el procesamiento de software asociado. • Cambio de EPTP (puntero EPT) — La conmutación EPTP es una función de máquina virtual específica. La conmutación EPTP permite que el software invitado (en la operación no root de VMX, compatible con EPT) solicite una jerarquía de estructura de paginación EPT diferente. Esta es una característica por la cual el software en la operación no root VMX puede solicitar un cambio de EPTP sin una salida de máquina virtual. El software podrá elegir entre un conjunto de valores EPTP potenciales determinados de antemano por el software en la operación raíz VMX. • Salir del bucle de pausa — Admite programadores VMM que buscan determinar cuándo un procesador virtual de una máquina virtual multiprocesador no está realizando un trabajo útil. Esta situación puede producirse cuando no todos los procesadores virtuales de la máquina virtual están programados actualmente y cuando el procesador virtual en cuestión está en un bucle que implica la instrucción PAUSE. La nueva característica permite la detección de tales bucles y por lo tanto se llama salida de bucle PAUSE.

El núcleo IA del procesador admite las siguientes características de Intel® VT-x: • Tablas de páginas extendidas (EPT) — EPT es la virtualización de tablas de páginas asistida por hardware. — Elimina las salidas de máquina virtual del sistema operativo invitado a VMM para el mantenimiento de la tabla de páginas de sombra. • ID de procesador virtual (VPID) — Capacidad para asignar un identificador de máquina virtual a las estructuras de hardware principales del procesador de etiquetas IA (como TLB). — Esto evita vaciados en las transiciones de máquina virtual para proporcionar un tiempo de transición de máquina virtual de menor costo y una reducción general de la sobrecarga de virtualización. • Temporizador de preferencia de invitado — Mecanismo para que un VMM se adelante a la ejecución de un sistema operativo invitado después de la cantidad de tiempo especificada por VMM. VMM establece un valor de temporizador antes de escribir un invitado. — La característica ayuda a los desarrolladores de VMM en la flexibilidad y las garantías de calidad de servicio (QoS). • Salida de la tabla descriptor — La salida de la tabla de descriptores permite a VMM proteger un sistema operativo invitado del ataque interno (basado en software malintencionado) evitando la reubicación de estructuras de datos clave del sistema como IDT (tabla descriptora de interrupción), GDT (tabla de descriptores globales), LDT (tabla descriptora local) , y TSS (selector de segmento de tareas). — Un VMM con esta característica puede interceptar (mediante una salida de máquina virtual) los intentos de reubicar estas estructuras de datos y evitar que el software malintencionado las manipule.

2.2.2 Tecnología de virtualización Intel® (Intel® VT) para E/S dirigida (Intel® VT-d)

Objetivos Intel® VT-d

23 Ficha técnica, Volumen 1 de 2 Tecnologías

Los objetivos clave de Intel® VT-d son el aislamiento basado en dominio y la virtualización basada en hardware. Un dominio se puede definir abstractamente como un entorno aislado en una plataforma a la que se asigna un subconjunto de memoria física de host. Intel® VT-d proporciona un rendimiento de E/S acelerado para una plataforma virtualizada y proporciona software con las siguientes capacidades: • Asignación y seguridad de dispositivos de E/S: para asignar dispositivos de E/S de forma flexible a máquinas virtuales y ampliar las propiedades de protección y aislamiento de las máquinas virtuales para las operaciones de E/S. • Reasignación DMA: para admitir traducciones de direcciones independientes para accesos directos a memoria (DMA) desde dispositivos. • Reasignación de interrupciones: para admitir el aislamiento y el enrutamiento de interrupciones desde dispositivos y controladores de interrupción externos a máquinas virtuales adecuadas. • Fiabilidad: para registrar e informar al software del sistema DMA y interrumpir errores que de otro modo podrían dañar la memoria o afectar al aislamiento de la máquina virtual.

Intel® VT-d realiza la traducción de direcciones asociando la transacción de un dispositivo de E/S determinado a una tabla de traducción asociada con el invitado al que está asignado el dispositivo. Lo hace mediante la estructura de datos en la siguiente ilustración. Esta tabla crea una asociación entre el número pci express de bus/dispositivo/función (B/D/F) pci Express* del dispositivo y la dirección base de una tabla de traducción. Esta estructura de datos se rellena con una VMM para asignar dispositivos a tablas de traducción de acuerdo con las restricciones de asignación de dispositivos anteriores e incluir una tabla de traducción de varios niveles (tabla VT-d) que contiene traducciones de direcciones específicas de invitado.

Ficha técnica, Volumen 1 de 2 24 Tecnologías

Ilustración 2-3. Estructuras de asignación de dispositivo a dominio

(Dev 31, Func 7) Context entry 255

(Dev 0, Func 1)

(Dev 0, Func 0) Context entry 0

Context entry Table (Bus 255) Root entry 255 Address Translation For bus N Structures for Domain A

(Bus N) Root entry N

(Bus 0) Root entry 0

Root entry table

Context entry 255

Context entry 0 Address Translation Context entry Table Structures for Domain B For bus 0

La funcionalidad Intel® VT-d, a menudo denominada motor Intel® VT-d, se ha implementado normalmente en o cerca de un componente de puente host PCI Express* de un sistema informático. Esto puede estar en un componente de chipset o en la funcionalidad PCI Express* de un procesador con E/S integrada. Cuando uno de estos motores VT-d recibe una transacción PCI Express* de un bus PCI Express*, utiliza el número B/D/F asociado a la transacción para buscar una tabla de traducción de Intel® VT-d. Al hacerlo, utiliza el número B/D/F para recorrer la estructura de datos mostrada en la figura anterior. Si encuentra una tabla Intel® VT-d válida en esta estructura de datos, utiliza esa tabla para traducir la dirección proporcionada en el bus PCI Express. Si no encuentra una tabla de traducción válida para una traducción determinada, esto da como resultado un error de Intel® VT-d. Si se requiere la traducción de Intel® VT-d, el motor Intel® VT-d realiza un paseo de tabla de nivel N.

Para obtener más información, consulte Intel® Virtualization Technology for Directed I/ O Architecture Specification http://www.intel.com/content/dam/www/public/us/en/ documents/product-specifications/vt-directed-io-spec.pdf

25 Ficha técnica, Volumen 1 de 2 Tecnologías

Características clave de Intel® VT-d

El procesador admite las siguientes características de Intel® VT-d: • Los gráficos del controlador de memoria y del procesador cumplen con la especificación Intel® VT-d 2.1. • Dos motores de reasignación Intel® VT-d DMA. — iGFX DMA remap motor — Motor de reasignación DMA predeterminado (cubre todos los dispositivos excepto iGFX) • Compatibilidad con la entrada raíz, la entrada de contexto y el contexto predeterminado • Dirección física del invitado de 39 bits y anchos de dirección física del host • Soporte para tamaños de página 4K solamente • Compatibilidad con la grabación de errores basada en registro (solo para una sola entrada) y soporte para interrupciones MSI para errores • Soporte para almacenamiento en caché de hojas y no hoja • Soporte para la protección de arranque de la tabla de páginas predeterminada • Compatibilidad con el no almacenamiento en caché de entradas de tabla de páginas no válidas • Soporte para vaciado basado en hardware de escrituras traducidas pero pendientes y lecturas pendientes, en invalidación IOTLB • Compatibilidad con la invalidación de IOTLB global, específica de dominio y específica de página • Ciclos MSI (MemWr para dirigir FEEx_xxxxh) no traducidos Se admite la reasignación de interrupciones • Se admite la invalidación en cola • Se admite el rango de direcciones de derivación de traducción Intel® VT-d (Paso a través)

El procesador admite las siguientes nuevas características de Intel® VT-d añadidas: • Paseo de página Intel® VT-d de 4 niveles: tanto el motor Intel® VT-d predeterminado como el motor VT-d de gráficos de procesador se actualizan para admitir tablas Intel® VT-d de 4 niveles (ancho de dirección de invitado ajustado de 48 bits) • Superpágina Intel® VT-d: compatibilidad con la superpágina Intel® VT-d (2 MB, 1 GB) para el motor Intel® VT-d predeterminado (que cubre todos los dispositivos excepto IGD) IgD Intel® motor VT-d no admite superpágina y BIOS debe deshabilitar la superpágina en el motor Intel® VT-d predeterminado cuando iGfx está habilitado.

Nota: Es posible que la tecnología Intel® VT-d no esté disponible en todas las STU.

2.2.3 Tecnología de virtualización Intel® APIC (Intel® APICv)

La virtualización de APIC es una colección de características que se pueden usar para admitir la virtualización de interrupciones y el controlador de interrupción programable avanzado (APIC).

Ficha técnica, Volumen 1 de 2 26 Tecnologías

Cuando se habilita la virtualización de APIC, el procesador emula muchos accesos al APIC, realiza un seguimiento del estado del APIC virtual y proporciona interrupciones virtuales, todo en la operación no raíz de VMX sin salida de máquina virtual.

Los siguientes son los controles de ejecución de máquinas virtuales relevantes para la virtualización de APIC y las interrupciones virtuales • Entrega de interrupción virtual. Esto controla la evaluación y la entrega de interrupciones virtuales pendientes. También permite la emulación de escrituras (asignadas a memoria o basadas en MSR, como habilitadas) a los registros APIC que controlan la priorización de interrupciones. • Utilice la sombra TPR. Este control permite la emulación de accesos al registro de prioridad de tarea (TPR) del APIC a través de CR8 y, si está habilitado, a través de las interfaces asignadas a memoria o basadas en MSR. • Virtualice los accesos APIC. Este control permite la virtualización de accesos asignados a memoria al APIC provocando salidas de máquina virtual en accesos a una página de acceso APIC especificada por VMM. Algunos de los otros controles, si se establecen, pueden hacer que se emulen algunos de estos accesos en lugar de provocar salidas de máquina virtual. • Virtualice el modo x2APIC. Este control permite la virtualización de accesos basados en MSR al APIC. • Virtualización de registro APIC. Este control permite lecturas asignadas a memoria y basadas en MSR de la mayoría de los registros APIC (según está habilitado) al satisfacerlos desde la página APIC virtual. Dirige las escrituras asignadas a memoria en la página de acceso a APIC a la página DeAPIC virtual, a continuación de ellas mediante salidas de máquina virtual para la emulación de VMM. • Procesar interrupciones publicadas. Este control permite que el software publique interrupciones virtuales en una estructura de datos y envíe una notificación a otro procesador lógico; al recibir la notificación, el procesador de destino procesará las interrupciones publicadas copiándolas en la página Virtual- APIC.

Nota: Es posible que la tecnología de virtualización APIC ® Intel no esté disponible en todas las STU. Las especificaciones y descripciones funcionales de Intel® APIC Virtualization se incluyen en el Manual del desarrollador del software Intel® 64 Architectures, Volumen 3. Disponible en: http://www.intel.com/products/processor/manuals

27 Ficha técnica, Volumen 1 de 2 Tecnologías

2.3 Tecnologías de seguridad

2.3.1 Intel® Trusted Execution Technology

Intel® Trusted Execution Technology (Intel® TXT) define mejoras a nivel de plataforma que proporcionan los bloques de creación para crear plataformas de confianza.

La plataforma Intel® TXT ayuda a proporcionar la autenticidad del entorno de control, de forma que aquellos que deseen confiar en la plataforma puedan tomar una decisión de confianza adecuada. La plataforma Intel® TXT determina la identidad del entorno de control midiendo y verificando con precisión el software de control.

Otro aspecto de la decisión de confianza es la capacidad de la plataforma para resistir los intentos de cambiar el entorno de control. La plataforma Intel® TXT se resistirá a los intentos de los procesos de software de cambiar el entorno de control o omitir los límites establecidos por el entorno de control.

Intel® TXT es un conjunto de extensiones diseñadas para proporcionar un lanzamiento medido y controlado del software del sistema que luego establecerá un entorno protegido para sí mismo y cualquier software adicional que pueda ejecutar.

Estas extensiones mejoran dos áreas: • El lanzamiento del Entorno Iniciado Medido (MLE). • La protección del MLE contra posibles corrupciones.

La plataforma mejorada proporciona estas interfaces de lanzamiento y control mediante extensiones de modo más seguro (SMX).

La interfaz SMX incluye las siguientes funciones: • Lanzamiento medido/verificado del MLE. • Mecanismos para garantizar que la medición anterior esté protegida y almacenada en un lugar seguro. • Mecanismos de protección que permiten al MLE controlar los intentos de modificarse a sí mismo.

El procesador también ofrece mejoras adicionales a la arquitectura del modo de administración del sistema (SMM) para mejorar la seguridad y el rendimiento. El procesador proporciona nuevos MSR para: • Habilitar un segundo rango SMM • Habilitar la comprobación del rango de ejecución de código SMM • Seleccione si el estado de guardado de SMM debe escribirse en SMRAM heredado o en MSR • Determinar si un subproceso va a retrasarse en la entrada en SMM • Determinar si un subproceso está bloqueado para entrar en SMM • SMI objetivo, habilite/deshabilite que los subprocesos respondan a los SMI, tanto los VLA como el IPI Para las características anteriores, el BIOS debe probar el bit de capacidad asociado antes de intentar acceder a cualquiera de los registros anteriores. Para obtener más información, consulte la Guía de programación del entorno lanzado medido de la tecnología de ejecución de confianza intelen ® en:

Ficha técnica, Volumen 1 de 2 28 Tecnologías

http://www.intel.com/content/www/us/en/software-developers/intel-txt-software- development-guide.html Nota: Es posible que la tecnología Intel® TXT no esté disponible en todas las STU.

2.3.2 Intel® Advanced Encryption Standard Nuevas instrucciones (Intel® AES-NI)

El procesador es compatible con Intel® Advanced Encryption Standard New Instructions (Intel® AES-NI) que son un conjunto de instrucciones de datos múltiples de instrucciones únicas (SIMD) que permiten el cifrado y descifrado de datos rápidos y seguros basados en el cifrado avanzado Estándar (AES). Intel® AES-NI son valiosos para una amplia gama de aplicaciones criptográficas, como aplicaciones que realizan cifrado/descifrado masivo, autenticación, generación aleatoria de números y cifrado autenticado. AES es ampliamente aceptado como el estándar para aplicaciones gubernamentales y de la industria, y está ampliamente implementado en varios protocolos.

Intel® AES-NI consta de seis instrucciones de Intel® SSE. Cuatro instrucciones, AESENC, AESENCLAST, AESDEC y AESDELAST facilitan el cifrado y descifrado AES de alto rendimiento. Los otros dos, AESIMC y AESKEYGENASSIST, apoyan el procedimiento de expansión clave AES. Juntos, estas instrucciones proporcionan hardware completo para soportar AES; seguridad, alto rendimiento y mucha flexibilidad.

Esta generación del procesador ha aumentado significativamente el rendimiento del Intel® AES-NI en comparación con los productos anteriores.

Las especificaciones y descripciones funcionales de Intel® AES-NI se incluyen en el Manual del desarrollador del software Intel® 64 Architectures, Volumen 2. Disponible en: http://www.intel.com/products/processor/manuals

Nota: Es posible que la tecnología Intel® AES-NI no esté disponible en todas las STU.

2.3.3 PCLMULQDQ (Realizar carga menos multiplicación quad palabra) Instrucción

El procesador admite la instrucción de multiplicación sin carga, PCLMULQDQ. PCLMULQDQ es una instrucción de datos múltiples de instrucción única (SIMD) que calcula la multiplicación sin arrastre de 128 bits de dos operandos de 64 bits sin generar y propagar transportes. La multiplicación sin transporte es un componente de procesamiento esencial de varios sistemas y estándares criptográficos. Por lo tanto, la aceleración de la multiplicación sin transporte puede contribuir significativamente a lograr una computación y comunicación seguras de alta velocidad.

Las especificaciones y descripciones funcionales de PCLMULQDQ se incluyen en el Manual del desarrollador del software Intel® 64 Architectures Software, Volumen 2. Disponible en: http://www.intel.com/products/processor/manuals

29 Ficha técnica, Volumen 1 de 2 Tecnologías

2.3.4 Llave segura Intel®

El procesador es compatible con Intel® Secure Key (anteriormente conocido como Digital Random Number Generator (DRNG), un mecanismo de generación de números aleatorios visible de software compatible con una fuente de entropía de alta calidad. Esta capacidad está disponible para los programadores a través de la instrucción RDRAND. La capacidad de generación de números aleatorios resultante está diseñada para cumplir con los estándares existentes de la industria en este sentido (ANSI X9.82 y NIST SP 800-90).

Algunos usos posibles de la instrucción RDRAND incluyen la generación de claves criptográficas como se utiliza en una variedad de aplicaciones, incluyendo comunicación, firmas digitales, almacenamiento seguro, etc.

Las especificaciones RDRAND y las descripciones funcionales se incluyen en el Manual del desarrollador del software Intel® 64 Architectures Software, Volumen 2. Disponible en: http://www.intel.com/products/processor/manuals

2.3.5 Bit de desactivación de ejecución

El bit Ejecutar desactivación permite que la memoria se marque como no ejecutable cuando se combina con un sistema operativo compatible. Si el código intenta ejecutarse en memoria no ejecutable, el procesador genera un error en el sistema operativo. Esta característica puede evitar algunas clases de virus o gusanos que explotan vulnerabilidades de saturación de búfer y, por lo tanto, puede ayudar a mejorar la seguridad general del sistema.

2.3.6 Tecnología Boot Guard

La tecnología Boot Guard forma parte de la tecnología de protección contra la integridad de la bota. Boot Guard puede ayudar a proteger la integridad del arranque de la plataforma al evitar la ejecución de bloques de arranque no autorizados. Con Boot Guard, los fabricantes de plataformas pueden crear directivas de arranque de tal manera que la invocación de un bloque de arranque no autorizado (o que no sea de confianza) desencadenará la protección de la plataforma según la directiva definida por el fabricante.

Con la verificación basada en el hardware, Boot Guard extiende el límite de confianza del proceso de arranque de la plataforma hasta el nivel de hardware.

Boot Guard logra esto por: • Proporcionar la raíz estática de confianza para la medición basada en hardware (S-RTM) y la raíz de confianza para la verificación (RTV) mediante componentes arquitectónicos De Intel. • Proporcionar definición arquitectónica para el fabricante de la plataforma Boot Policy. • La aplicación de la fabricación proporcionó la directiva de arranque mediante componentes arquitectónicos de Intel.

Los beneficios de esta protección es que Boot Guard puede ayudar a mantener la integridad de la plataforma al evitar la reasignación del hardware del fabricante para ejecutar una pila de software no autorizada.

Ficha técnica, Volumen 1 de 2 30 Tecnologías

Nota: La disponibilidad de Boot Guard puede variar entre las diferentes STU.

2.3.7 Protección de acceso en modo supervisor Intel® (SMAP)

Intel® Supervisor Mode Execution Protection (SMEP) es un mecanismo que proporciona el siguiente nivel de protección del sistema mediante el bloqueo de ataques de software malintencionados desde el código de modo de usuario cuando el sistema se ejecuta en el nivel de privilegios más alto. Esta tecnología ayuda a protegerse de los ataques de virus y el código no deseado de dañar el sistema. Para obtener más información, consulte Intel® 64 Architectures Software Developer's Manual, Volumen 3 en: http://www.intel.com/products/processor/manuals

2.3.8 Protección de acceso en modo supervisor Intel® (SMAP)

Intel® Supervisor Mode Access Protection (SMAP) es un mecanismo que proporciona el siguiente nivel de protección del sistema al bloquear a un usuario malintencionado de engañar al sistema operativo para que se ramifique los datos del usuario. Esta tecnología apaga vectores de ataque muy populares contra sistemas operativos.

Para obtener más información, consulte el Manual del desarrollador del software Intel® 64 Architectures, Volumen 3: http://www.intel.com/products/processor/manuals

2.3.9 Intel® Software Guard Extensions (Intel® SGX)

Software Guard Extensions (SGX) es una mejora del procesador diseñada para ayudar a proteger la integridad de las aplicaciones y la confidencialidad de los secretos y resiste el software y ciertos ataques de hardware.

La arquitectura de extensiones de software (SGX) proporciona la capacidad de crear entornos de ejecución aislados denominados Enclaves que funcionan desde una región de memoria protegida.

Se puede acceder al código de enclave mediante nuevos comandos ISA especiales que saltan por direcciones predefinidas de Enclave. Solo se puede acceder a los datos de un Enclave desde ese mismo código de Enclave.

Las últimas declaraciones de seguridad se mantienen bajo todos los niveles de privilegio, incluyendo el modo supervisor (ring-0), el modo de administración del sistema (SMM) y otros enclaves.

Intel® SGX cuenta con un motor de cifrado de memoria que cifra la memoria de Enclave, así como la protege de los ataques de reproducción y daños.

Las ventajas de Intel® SGX en entornos de ejecución de confianza (TEE) alternativos son: • Los enclaves se escriben con C/C++ utilizando herramientas de construcción estándar de la industria. • Alta potencia de procesamiento mientras se ejecutan en el procesador. • Hay una gran cantidad de memoria disponible, así como almacenamiento no volátil (como unidades de disco).

31 Ficha técnica, Volumen 1 de 2 Tecnologías

• Fácil de mantener y depurar mediante IDE estándar (Entorno de desarrollo integrado) • Escalable a un mayor número de aplicaciones y proveedores que se ejecutan simultáneamente • Asignación dinámica de memoria: — Administración de montón y grupo de subprocesos — Crecimiento de la pila bajo demanda — Carga dinámica de módulos/bibliotecas — Administración de simultaneidad en aplicaciones como recolectores de elementos no utilizados — Protección contra escritura de páginas EPC (caché de páginas de enclave - memoria protegida por Enclave) después de la reubicación inicial — Creación bajo demanda de páginas de códigos (JIT, módulos de código cifrado) • Permitir el lanzamiento de enclaves que no sean los proporcionados actualmente por Intel • El tamaño máximo de memoria protegida ha aumentado a 256 MB. — Soporta tamaños de memoria protegidos de 64, 128 y 256 MB. • Suscripción excesiva de VMM. El mecanismo de sobresuscripción de VMM permite a VMM poner más recursos a disposición de las máquinas virtuales de los que realmente están disponibles en la plataforma. La arquitectura inicial de Intel® SGX se ha optimizado para el modelo de particionamiento/globo EPC para VMM, donde un VMM asigna una partición EPC estática a cada sistema operativo invitado SGX sin sobresuscripción y los invitados pueden administrar (es decir, sobresuscripción) sus propias particiones EPC. La arquitectura de extensiones de sobresuscripción Intel® EPC EPC proporciona un conjunto de nuevas instrucciones que permiten a los VMM sobresuscribir de forma eficiente la memoria EPC para sus sistemas operativos invitados.

Para obtener más información, consulte el sitio web de Intel® SGX en:

https://software.intel.com/en-us/sgx

Las especificaciones y descripciones funcionales de Intel® SGX se incluyen en el Manual del desarrollador del software Intel® 64 Architectures Software, Volumen 3. Disponible en: http://www.intel.com/products/processor/manuals

2.3.10 Intel® Secure Hash Algorithm Extensions (Intel® SHA Extensions)

El algoritmo de hash seguro (SHA) es uno de los algoritmos criptográficos más comúnmente empleados. Los usos principales de SHA incluyen integridad de datos, autenticación de mensajes, firmas digitales y desduplicación de datos. A medida que el uso generalizado de las soluciones de seguridad sigue creciendo, SHA se puede ver en más aplicaciones ahora que nunca. Las extensiones SHA Intel® están diseñadas para mejorar el rendimiento de estos algoritmos de proceso intensivo en procesadores basados en arquitectura Intel®.

Ficha técnica, Volumen 1 de 2 32 Tecnologías

Las extensiones SHA ® Intel son una familia de siete instrucciones basadas en las extensiones INTEL® Streaming SIMD (Intel® SSE) que se utilizan conjuntamente para acelerar el rendimiento del procesamiento de SHA-1 y SHA-256 en procesadores basados en arquitectura Intel. Dada la creciente importancia de SHA en nuestros dispositivos informáticos cotidianos, las nuevas instrucciones están diseñadas para proporcionar un impulso necesario de rendimiento para aplicar hash a un único búfer de datos. Las ventajas de rendimiento no solo ayudarán a mejorar la capacidad de respuesta y reducir el consumo de energía de una aplicación determinada, sino que también pueden permitir a los desarrolladores adoptar SHA en nuevas aplicaciones para proteger los datos al mismo tiempo que cumplen con sus objetivos de experiencia de usuario. Las instrucciones se definen de una manera que simplifica su asignación en el flujo de procesamiento de algoritmos de la mayoría de las bibliotecas de software, lo que permite un desarrollo más fácil.

Puede encontrar más información sobre Intel® SHA en:

http://software.intel.com/en-us/articles/intel-sha-extensions

2.3.11 Prevención de instrucciones en modo de usuario (UMIP)

La prevención de instrucciones en modo de usuario (UMIP) proporciona capacidad de endurecimiento adicional al kernel del sistema operativo al permitir que ciertas instrucciones se ejecuten solo en modo supervisor (Anillo 0).

Si el sistema operativo opta por utilizar UMIP, se aplica la siguiente instrucción para ejecutarse en modo de supervisor: • SGDT - Almacene el valor de registro GDTR • SIDT - Almacene el valor de registro IDTR • SLDT - Almacene el valor de registro LDTR • SMSW - Almacenar palabra de estado de la máquina • STR - Almacenar el valor de registro TR

Un intento de ejecución de este tipo en modo de usuario provoca una excepción de protección general (#GP).

Las especificaciones UMIP y las descripciones funcionales se incluyen en el Manual del desarrollador del software Intel® 64 Architectures Software, Volumen 3. Disponible en: http://www.intel.com/products/processor/manuals

2.3.12 Read Processor ID (RDPID)

Una instrucción complementaria que devuelve el identificador del procesador lógico actual y proporciona una alternativa más rápida al uso de la instrucción RDTSCP.

Las especificaciones RDPID y las descripciones funcionales se incluyen en el Manual del desarrollador del software de Intel® 64 Architectures, Volumen 2. Disponible en: http://www.intel.com/products/processor/manuals

33 Ficha técnica, Volumen 1 de 2 Tecnologías

2.4 Tecnologías de potencia y rendimiento

2.4.1 Tecnología Intel® Smart Cache

Intel® Smart Cache Technology es una caché compartida de último nivel (LLC).

La LLC también puede ser referida como una caché de tercer nivel.

La LLC se comparte entre todos los núcleos de IA, así como los gráficos del procesador.

Las memorias caché de primer y segundo nivel no se comparten entre núcleos físicos y cada núcleo físico tiene un conjunto independiente de cachés.

El tamaño de la LLC es Específico de SKU con un máximo de 2MB por núcleo físico y es una caché asociativa de 16 maneras.

2.4.2 Cachés de nivel 1 y nivel 2 de nivel 1 y 2 de IA Core

La memoria caché de primer nivel se divide en una caché de datos y una caché de instrucciones. El tamaño de caché de primer nivel del procesador es de 48 KB para los datos y de 32 KB para obtener instrucciones. La caché de primer nivel es una caché asociativa de ocho vías.

La memoria caché de segundo nivel contiene datos e instrucciones. También se conoce como caché de nivel medio o MLC. El tamaño de caché de segundo nivel del procesador es de 512 KB y es una caché asociativa de ocho vías.

Ficha técnica, Volumen 1 de 2 34 Tecnologías

Ilustración 2-4. Jerarquía de caché del procesador

L1 DCU IFU DCU IFU DCU IFU DCU IFU

CORE CORE CORE CORE

L2 MLC MLC MLC MLC

L3 LLC - Last Level Cache Inclusive, shared cache

Other System PCIe Devices Agent Local Memory

Notas: 1. L1 Caché de datos (DCU) - 48 KB (por núcleo) 2. L1 Caché de instrucciones (IFU) - 32KB (por núcleo) 3. MLC - Caché de nivel medio - 512 KB (por núcleo)

2.4.3 Tecnología Intel® Turbo Boost Max 3.0

La tecnología Intel® Turbo Boost Max 3.0 (ITBMT 3.0) otorga una frecuencia Turbo máxima diferente para núcleos de procesador individuales.

Para habilitar ITBMT 3.0, el procesador expone capacidades de núcleo individuales; incluyendo diversas frecuencias máximas turbo.

Un sistema operativo que permite una capacidad de frecuencia variada por núcleo puede maximizar el ahorro de energía y el uso del rendimiento mediante la asignación de tareas a los núcleos más rápidos, especialmente en cargas de trabajo de recuento de núcleos bajos.

Los procesadores habilitados con estas capacidades también pueden permitir que el software (más comúnmente un controlador) anule el límite máximo de frecuencia Turbo por núcleo y notifique al sistema operativo a través de un mecanismo de interrupción.

Para obtener más información sobre la tecnología Intel® Turbo Boost Max 3.0, consulte

35 Ficha técnica, Volumen 1 de 2 Tecnologías

http://www.intel.com/content/www/us/en/architecture-and-technology/turbo-boost/ turbo-boost-max-technology.html

Nota: Es posible que la tecnología Intel® Turbo Boost Max 3.0 no esté disponible en todas las SKU.

2.4.4 Enrutamiento de interrupción consciente de la alimentación (PAIR)

El procesador incluye tecnología de rendimiento de potencia mejorada que enruta las interrupciones a subprocesos o núcleos de IA del procesador en función de sus estados de suspensión. Por ejemplo, para ahorrar energía, enruta la interrupción a los núcleos de IA del procesador activo sin despertar los núcleos de IA del procesador inactivo profundo. Para el rendimiento, rutea la interrupción a los núcleos de IA del procesador inactivo (C1) sin interrumpir los núcleos de IA del procesador ya cargados. Esta mejora es principalmente beneficiosa para escenarios de alta interrupción como Gigabit LAN, periféricos WLAN, etc.

2.4.5 Tecnología Intel® Hyper-Threading (tecnología Intel® HT)

El procesador es compatible con la tecnología Intel® Hyper-Threading (Intel® HT Technology) que permite que un núcleo de IA del procesador de ejecución funcione como dos procesadores lógicos. Mientras que algunos recursos de ejecución como cachés, unidades de ejecución y buses se comparten, cada procesador lógico tiene su propio estado arquitectónico con su propio conjunto de registros de uso general y registros de control. Esta característica debe habilitarse mediante el BIOS y requiere compatibilidad con el sistema operativo.

Intel recomienda habilitar la tecnología Intel® Hyper-Threading con Microsoft* Windows* 7 o posterior y deshabilitar la tecnología Intel® Hyper-Threading mediante el BIOS para todas las versiones anteriores de los sistemas operativos Windows*. Para obtener más información sobre la tecnología Intel® Hyper-Threading, consulte http:// www.intel.com/technology/platform-technology/hyper-threading/

Nota: Es posible que la tecnología Intel® HT no esté disponible en todas las SKU.

2.4.6 Tecnología Intel® Turbo Boost 2.0

La tecnología Intel® Turbo Boost 2.0 permite que el núcleo gráfico del procesador IA core / processor funcione de forma oportunista y automática más rápido que la frecuencia base del procesador IA / frecuencia de base de gráficos del procesador si está funcionando por debajo de los límites de potencia, temperatura y corriente. La función Intel® Turbo Boost Technology 2.0 está diseñada para aumentar el rendimiento de las cargas de trabajo multiproceso y de un solo subproceso.

En comparación con los productos de la generación anterior, Intel® Turbo Boost Technology 2.0 aumentará la relación de potencia de aplicación hacia TDP y también permite aumentar la potencia por encima de TDP tan alto como PL2 durante cortos períodos de tiempo. Por lo tanto, las soluciones térmicas y la refrigeración de la plataforma que están diseñadas para menos que la orientación de diseño térmico pueden experimentar problemas térmicos y de rendimiento, ya que más aplicaciones tenderán a funcionar con el límite de potencia máximo durante períodos significativos de tiempo.

Ficha técnica, Volumen 1 de 2 36 Tecnologías

Nota: Es posible que Intel® Turbo Boost Technology 2.0 no esté disponible en todas las SKU.

2.4.6.1 Supervisión de energía Intel® Turbo Boost 2.0

Cuando se opera en modo turbo, el procesador supervisa su propia potencia y ajusta las frecuencias del procesador y los gráficos para mantener la potencia media dentro de los límites durante un período de tiempo térmicamente significativo. El procesador estima la potencia del paquete para todos los componentes del paquete. En caso de que una carga de trabajo haga que la temperatura supere los límites de temperatura del programa, el procesador se protegerá mediante el Monitor Térmico Adaptativo.

2.4.6.2 Control de potencia Intel® Turbo Boost 2.0

La ilustración del control de potencia Intel® Turbo Boost Technology 2.0 se muestra en las siguientes secciones y figuras. Múltiples controles funcionan simultáneamente permitiendo la personalización de múltiples limitaciones térmicas y de potencia del sistema. Estos controles permiten optimizaciones turbo dentro de las restricciones del sistema y son accesibles mediante interfaces MSR, MMIO y PECI.

2.4.6.3 Tecnología Intel® Turbo Boost 2.0 Frecuencia

Para determinar la frecuencia de rendimiento más alta entre los núcleos de IA del procesador activo, el procesador tiene en cuenta lo siguiente: • El número de núcleos de IA de procesador que operan en el estado C0. • El consumo de corriente de núcleo IA estimado del procesador y la configuración de I CCMax. • El paquete estimado antes y presente de consumo de energía y los límites de potencia turbo. • La temperatura del paquete.

Cualquiera de estos factores puede afectar a la frecuencia máxima de una carga de trabajo determinada. Si se alcanza el límite de potencia, corriente o térmico, el procesador reducirá automáticamente la frecuencia para mantenerse dentro de su límite de TDP. Las frecuencias del procesador Turbo solo están activas si el sistema operativo solicita el estado P0. Para más información sobre los estados P Chapter 3, “Administración de energía”y C, refiera .

2.4.7 Tecnología Intel SpeedStep® mejorada

La tecnología Intel SpeedStep® mejorada permite al sistema operativo controlar y seleccionar el estado P. Las siguientes son las características clave de la tecnología Intel SpeedStep® mejorada: • Múltiples puntos de frecuencia y voltaje para un rendimiento óptimo y eficiencia energética. Estos puntos de funcionamiento se conocen como estados P. • La selección de frecuencia es un software controlado por escrito en mSRs del procesador. El voltaje se optimiza en función de la frecuencia seleccionada y el número de núcleos IA de procesador activos. — Una vez establecida la tensión, el PLL se bloquea a la frecuencia objetivo.

37 Ficha técnica, Volumen 1 de 2 Tecnologías

— Todos los núcleos IA del procesador activo comparten la misma frecuencia y voltaje. En un procesador multinúcleo, se selecciona la frecuencia más alta del estado P solicitado entre todos los núcleos de IA activos. — Las transiciones solicitadas por software se aceptan en cualquier momento. Si una transición anterior está en curso, la nueva transición se aplaza hasta que se complete la transición anterior. • El procesador controla internamente las velocidades de rampa de tensión para garantizar transiciones sin fallos.

Nota: Dado que hay una latencia de transición baja entre los estados P, es posible un número significativo de transiciones por segundo.

2.4.8 Tecnología Intel® Speed Shift

La tecnología Intel® Speed Shift es un método de control de frecuencia eficiente desde el punto de vista energético por el hardware en lugar de depender del control del sistema operativo. El sistema operativo es consciente de los estados P del hardware disponible y solicita un estado P deseado o puede permitir que el hardware determine el estado P. La solicitud del sistema operativo se basa en sus requisitos de carga de trabajo y en el conocimiento de las capacidades del procesador. La decisión del procesador se basa en las diferentes restricciones del sistema, por ejemplo: demanda de carga de trabajo, límites térmicos teniendo en cuenta los niveles mínimoy máximo y la ventana de actividad de rendimiento solicitada por el sistema operativo.

2.4.9 Intel® Extensiones vectoriales avanzadas 2 (Intel® AVX2)

Intel® Advanced Vector Extensions 2.0 (Intel® AVX2) es la última expansión del conjunto de instrucciones Intel. Intel® AVX2 amplía las Extensiones vectoriales avanzadas ® Intel (Intel® AVX) con instrucciones de enteros de 256 bits, instrucciones de adición de multiplicación fusionada (FMA) de punto flotante y operaciones de recopilación. Los vectores enteros de 256 bits benefician a los programas de procesamiento de señales digitales, de códec, de imagen y matemáticas. FMA mejora el rendimiento en detección de rostros, imágenes profesionales e informática de alto rendimiento. Las operaciones de recopilación aumentan las oportunidades de vectorización para muchas aplicaciones. Además de las extensiones vectoriales, esta generación de procesadores Intel añade nuevas instrucciones de manipulación de bits útiles en compresión, cifrado y software de propósito general. Para obtener más información sobre Intel® AVX, consulte http://www.intel.com/ software/avx

Las extensiones vectoriales ® avanzadas (Intel® AVX) están diseñadas para lograr un mayor rendimiento para determinadas operaciones de enteros y punto flotante. Debido a las diferentes características de potencia del procesador, el uso de instrucciones AVX puede hacer que a) las piezas operen por debajo de la frecuencia base b) algunas piezas con Intel® Turbo Boost Technology 2.0 para no lograr ninguna o máximafrecuencias turbo. El rendimiento varía según el hardware, el software y la configuración del sistema, y el usuario debe consultar al fabricante del sistema para obtener más información.

Intel® Extensiones vectoriales avanzadas se refiere a Intel® AVX, Intel® AVX2 o Intel® AVX-512.

Para obtener más información sobre Intel® AVX, consulte https://software.intel.com/ en-us/isa-extensions/intel-avx.

Ficha técnica, Volumen 1 de 2 38 Tecnologías

Nota: Es posible que Las tecnologías AVX y AVX2 de Intel® no estén disponibles en todas las STU.

2.4.10 Arquitectura Intel® 64 x2APIC

La arquitectura x2APIC amplía la arquitectura xAPIC que proporciona mecanismos clave para la entrega de interrupciones. Esta extensión está destinada principalmente a aumentar la capacidad de dirección del procesador. Específicamente, x2APIC: • Conserva todos los elementos clave de compatibilidad con la arquitectura xAPIC: — Modos de entrega — Prioridades de interrupción y procesador — Interrumpir fuentes — Interrumpir tipos de destino • Proporciona extensiones para escalar la direccionamiento del procesador para los modos de destino lógico y físico • Añade nuevas características para mejorar el rendimiento de la entrega de interrupciones • Reduce la complejidad de la entrega de interrupción del modo de destino lógico en arquitecturas basadas en enlaces

Las mejoras clave proporcionadas por la arquitectura x2APIC a través de xAPIC son las siguientes: • Compatibilidad con dos modos de funcionamiento para proporcionar compatibilidad con versiones anteriores y extensibilidad para futuras innovaciones de plataforma: — En el modo de compatibilidad xAPIC, se accede a los registros APIC a través de la interfaz asignada a memoria a una página de 4K-Byte, idéntica a la arquitectura xAPIC. — En el modo x2APIC, se accede a los registros APIC a través de interfaces de registro específico del modelo (MSR). En este modo, la arquitectura x2APIC proporciona una mayor capacidad de direccionamiento del procesador y algunas mejoras en la entrega de interrupciones. • Mayor rango de direccionamiento del procesador en modo x2APIC: — El campo físico xAPIC ID aumenta de 8 bits a 32 bits, lo que permite la direccionamiento del procesador de interrupción hasta procesadores 4G-1 en modo de destino físico. Una implementación de procesador de arquitectura x2APIC puede admitir menos de 32 bits de forma transparente de software. — El campo lógico xAPIC ID aumenta de 8 bits a 32 bits. El ID x2APIC lógico de 32 bits se divide en dos subcampos: un ID de clúster de 16 bits y un ID lógico de 16 bits dentro del clúster. Por lo tanto, ((2-20) - 16) los procesadores se pueden dirigir en modo de destino lógico. Las implementaciones del procesador pueden admitir menos de 16 bits en el subcampo de ID de clúster y el subcampo de ID lógico de forma independiente del software. • Interfaz MSR más eficiente para acceder a los registros APIC: — Para mejorar la entrega de interrupciones entre procesadores y autodirigidas, así como la capacidad de virtualizar el APIC local, solo se puede acceder al conjunto de registros APIC a través de interfaces basadas en MSR en modo x2APIC. La interfaz de E/S asignada a memoria (MMIO) utilizada por xAPIC no se admite en el modo x2APIC. • La semántica para acceder a los registros APIC se ha revisado para simplificar la programación de los registros APIC utilizados con frecuencia por el software del

39 Ficha técnica, Volumen 1 de 2 Tecnologías

sistema. Específicamente, la semántica del software para utilizar los registros de Registro de comandos de interrupción (ICR) y Fin de interrupción (EOI) se han modificado para permitir una entrega y envío más eficientes de interrupciones. • Las extensiones x2APIC están disponibles para el software del sistema habilitando la unidad x2APIC local en el modo "x2APIC". Para beneficiarse de las capacidades x2APIC, se necesita un nuevo sistema operativo y un nuevo BIOS, con soporte especial para el modo x2APIC. • La arquitectura x2APIC proporciona compatibilidad con versiones anteriores de la arquitectura xAPIC y extensible para futuras innovaciones de la plataforma Intel.

Nota: Es posible que la tecnología Intel® x2APIC no esté disponible en todas las STU.

Para obtener más información, consulte la Especificación Intel64 Architecture x2APIC en http://www.intel.com/products/processor/manuals/.

2.4.11 Extensiones de sincronización transaccional Intel® (Intel® TSX-NI)

Intel® Extensiones de sincronización transaccional (Intel® TSX-NI) proporciona un conjunto de extensiones de conjunto de instrucciones que permiten a los programadores especificar regiones de código para la sincronización transaccional. Los programadores pueden utilizar estas extensiones para lograr el rendimiento del bloqueo de grano fino mientras se programan utilizando bloqueos de grano grueso. Los detalles sobre Intel® TSX-NI se pueden encontrar en el Manual del desarrollador del software de Intel® 64 Architectures, Volumen 2: http://www.intel.com/products/processor/manuals

Nota: Intel® es posible que TSX-NIno esté disponible en todas las STU.

2.4.12 Intel® GNA (GMM y Neural Network Accelerator)

GNA significa Modelo de Mezcla Aussiana Gy Ccelerador De red Neural A

El GNA se utiliza para procesar el reconocimiento de voz sin secuencia de entrenamiento del usuario. El GNA está diseñado para descargar los núcleos del procesador y la memoria del sistema con complejas tareas de reconocimiento de voz y mejorar la precisión del reconocimiento de voz. El GNA está diseñado para calcular millones de funciones de densidad de probabilidad gaussianas por segundo sin cargar los núcleos del procesador mientras se mantiene un bajo consumo de energía.

Ficha técnica, Volumen 1 de 2 40 Tecnologías

CPU CPU Core0 Core1

CPU CPU DRAM Core2 Core3 Memory Bus

SRAM GNA

DSP Memory Bus

2.4.13 Extensiones vectoriales avanzadas de 512 bits (Intel® AVX-512)

La compatibilidad con Intel® AVX se amplía a operaciones SIMD de 512 bits. Los programas pueden empaquetar ocho números flotantes de precisión doble y dieciséis números flotantes de precisión única dentro de los vectores de 512 bits, así como ocho enteros de 64 bits y dieciséis enteros de 32 bits. Esto permite el procesamiento del doble del número de elementos de datos que Intel® AVX/AVX2 puede procesar con una sola instrucción y cuatro veces las capacidades de Intel® SSE.

Las instrucciones Intel® AVX-512 son importantes porque abren mayores capacidades de rendimiento para las tareas computacionales más exigentes. Las instrucciones de Intel® AVX-512 ofrecen el mayor grado de compatibilidad con el compilador al incluir un nivel sin precedentes de riqueza en el diseño de las capacidades de instrucción.

Las características de Intel® AVX-512 incluyen 32 registros vectoriales cada uno de 512 bits de ancho y ocho registros de máscaras dedicados. Intel® AVX-512 es un conjunto de instrucciones flexible que incluye soporte para difusión, enmascaramiento integrado para permitir la predicación, control de redondeo de punto flotante incrustado, supresión de fallas de punto flotante incrustado, instrucciones de dispersión, matemáticas de alta velocidad instrucciones y representación compacta de grandes valores de desplazamiento.

Intel® AVX-512 ofrece un nivel de compatibilidad con Intel® AVX que es más fuerte que las transiciones anteriores a nuevos anchos para operaciones SIMD. A diferencia de Intel® SSE e Intel® AVX que no se pueden mezclar sin penalizaciones de rendimiento, la mezcla de instrucciones Intel® AVX e Intel® AVX-512 es compatible sin penalización. Intel® AVX registra el mapa YMM0-YMM15 en Intel® AVX-512 registra ZMM0-ZMM15 (en modo x86-64), al igual que Intel® SSE registra el mapa en los registros Intel® AVX. Por lo tanto, en los procesadores con compatibilidad con Intel® AVX-512, las instrucciones Intel® AVX e Intel® AVX2 funcionan en los 128 o 256 bits inferiores de los primeros 16 registros ZMM.

41 Ficha técnica, Volumen 1 de 2 Tecnologías

Las instrucciones de Intel® AVX-512 se documentan en la Referencia de programación de extensiones del conjunto de instrucciones de arquitectura Intel® (arquitecturas futuras):

https://software.intel.com/sites/default/files/managed/b4/3a/319433-024.pdf

Intel® AVX-512 tiene varias extensiones que CPUID se ha mejorado para exponer. • AVX512F (Foundation): amplía la mayoría de las instrucciones AVX basadas en 32 bits y 64 bits con el esquema de codificación EVEX para admitir registros de 512 bits, máscaras de operación, difusión de parámetros y redondeo integrado y control de excepciones • AVX512CD (Detección de conflictos): detección eficiente de conflictos para permitir vectorizar más bucles • AVX512BW (Byte y Word): extiende AVX-512 para cubrir operaciones de enteros de 8 y 16 bits • AVX512DQ (Doubleword y Quadword) - extiende AVX-512 para cubrir operaciones de enteros de 32 bits y 64 bits • AVX512VL (Longitud vectorial): amplía la mayoría de las operaciones AVX-512 para que también funcionen en registros XMM (128 bits) y YMM (256 bits) • AVX512IFMA (Integer Fused Multiply-Add) - multiplicado-añadir fusionado de enteros usando precisión de 52 bits • AVX512VBMI (Instrucciones de manipulación de bytes vectoriales) - añade instrucciones de permutación de bytes vectoriales que no estaban presentes en AVX-512BW • AVX512VBMI2 (Instrucciones de manipulación de bytes vectoriales 2) - añade carga de bytes/palabras, almacenamiento y concatenación con desplazamiento • VPOPCNTDQ - recuento de bits establecidos en 1 • VPCLMULQDQ - multiplicación sin carga de cuadriláteras • AVX-512VNNI (Instrucciones de red neuronal vectorial) - instrucciones vectoriales para el aprendizaje profundo • AVX512GFNI (Instrucciones Nuevas de Campo de Galois) - instrucciones vectoriales para calcular los campos de Galois • AVX512VAES (instrucciones Vector AES) - instrucciones vectoriales para la codificación AES • AVX512BITALG (Algoritmos de bits) - instrucciones de manipulación de bytes/ palabras de bits que amplían VPOPCNTDQ

Nota: Es posible que Intel® AVX-512 no estén disponibles en todas las STU.

2.4.14 Línea de caché Escribir de nuevo (CLWB)

Vuelve a escribir en memoria la línea de caché (si está sucia) que contiene la dirección lineal especificada con el operando de memoria de cualquier nivel de la jerarquía de caché en el dominio de coherencia de caché. La línea se puede conservar en la jerarquía de caché en estado no modificado. Conservar la línea en la jerarquía de caché es una optimización del rendimiento (tratada como una sugerencia por hardware) para reducir la posibilidad de que la memoria caché pierda en un acceso posterior. El

Ficha técnica, Volumen 1 de 2 42 Tecnologías

hardware puede optar por conservar la línea en cualquiera de los niveles de la jerarquía de caché y, en algunos casos, puede invalidar la línea de la jerarquía de caché. El operando de origen es una ubicación de memoria de bytes.

La instrucción CLWB se documenta en la Referencia de programación de extensiones del conjunto de instrucciones de arquitectura Intel® (arquitecturas futuras):

https://software.intel.com/sites/default/files/managed/b4/3a/319433-024.pdf

2.5 Unidad de procesamiento de imágenes Intel® (IU Intel®)

2.5.1 Infraestructura de imágenes de plataforma

La infraestructura de creación de imágenes de plataforma se basa en los siguientes componentes de hardware: • Subsistema de cámara: Situado en la tapa del sistema y contiene sensor CMOS, flash, LED, interfaz de E/S (MIPI* CSI-2 e I2C*), control de enfoque y otros componentes. • Controlador de E/S de cámara: El controlador de E/S se encuentra en el procesador y contiene un controlador de host MIPI-CSI2. El controlador host es un dispositivo PCI (independientemente del dispositivo IPU). El CSI-2 HCI trae datos de imagen de una imagen externa en el sistema y proporciona un canal de comando y control para la imagen mediante I2C. • IPU ® Intel (unidad de procesamiento de imágenes): La IPU procesa imágenes sin procesar capturadas por los sensores De bayer. Las imágenes de resultados son utilizadas por aplicaciones de fotografía fija y captura de vídeo (JPEG, H.264, etc.).

43 Ficha técnica, Volumen 1 de 2 Tecnologías

Ilustración 2-5. Sistema de cámara de procesador

Camera Subsystem 1 Flash LED Privacy LED

CSIǦ2 Sensor Module Camera Control Logic IPU4 PMIC ISP MIPI* CSI-2 Processor’s Input Subsystem

I2C (A)

PCH Camera Subsystem 2 Interfaces I2C (B) Camera Subsystem 3 Camera Subsystem 4

2.5.2 Unidad de procesamiento de imágenes Intel® (IU Intel®)

La IPU Intel® es un componente de hardware del subsistema de cámara integrado en el procesador, procesa vídeo e imágenes fijas a alta calidad mientras consume menos potencia al aprovechar un procesador vectorial SIMD VLIW programable (muy- instrucción-palabra), un hardware tubo de función fija (aceleradores), 3 procesadores escalares y más. La combinación de aceleradores de hardware y capacidades de computación permite la flexibilidad y la capacidad de parches que se requieren para cambios tardíos y permite que el procesador admita futuras tecnologías de sensores mientras mantiene tanto la potencia como el rendimiento.

2.6 Tecnologías de depuración

2.6.1 Seguimiento del procesador intel®

Intel® Processor Trace (Intel® PT) es una capacidad de seguimiento agregada a Intel® Architecture, para su uso en la depuración y generación de perfiles de software. Intel® PT proporciona la capacidad para obtener información más precisa sobre el flujo de control de software y la sincronización, con un impacto limitado en la ejecución del software. Esto proporciona una capacidad mejorada para depurar bloqueos de software, bloqueos u otras anomalías, así como problemas de capacidad de respuesta y rendimiento de corta duración.

Ficha técnica, Volumen 1 de 2 44 Tecnologías

Intel® VTune™ Amplifier for Systems y Intel® System Debugger forman parte del producto Intel® System Studio 2015 (y versiones posteriores), que incluye actualizaciones para las nuevas características de depuración y seguimiento, incluidos Intel® PT e Intel® Trace Hub.

Intel® System Studio 2015 está disponible para su descarga en https://software.intel.com/en-us/system-studio.

Una actualización de la utilidad de rendimiento Linux*, con soporte para Intel® PT, está disponible para su descarga en https://github.com/virtuoso/linux-perf/tree/intel_pt. Requiere reconstruir el kernel y la utilidad perf.

§ §

45 Ficha técnica, Volumen 1 de 2 Administración de energía

3 Administración de energía

Este capítulo proporciona información sobre los siguientes temas de administración de energía: • Estados de configuración avanzada e interfaz de alimentación (ACPI) • Administración de energía de Processor IA Core • Administración de energía del controlador de memoria integrado (IMC) • Administración de energía de gráficos del procesador

Ilustración 3-1. Estados de alimentación del procesador

G0 – Working

S0 – Processor powered on

C0 – Active mode

P0

Pn

C2

C3

C6

C7

C8

C9

C10

G1 – Sleeping

S3 cold – Sleep – Suspend To Ram (STR)

S4 – Hibernate – Suspend To Disk (STD), Wakeup on PCH

G2 – Soft Off

S5 – Soft Off – no power,Wakeup on PCH

G3 – Mechanical Off

* Note: Power states availability may vary between the different SKUs

Ficha técnica, Volumen 1 de 2 46 Administración de energía

3.1 Estados de configuración avanzada e interfaz de alimentación (ACPI) compatibles

En esta sección se describen los estados ACPI admitidos por el procesador.

Mesa 3-1. Estados del sistema

Estado Descripción

Full On: CPU en funcionamiento. Los dispositivos individuales pueden estar apagados para G0/S0/C0 ahorrar energía. Los diferentes niveles de funcionamiento de la CPU se definen por los estados Cx.

GO/S0/Cx Estado Cx: CPU administra los propios estados C y puede estar en estado de baja potencia

Suspend-To-RAM (STR): El contexto del sistema se mantiene en la DRAM del sistema, pero la alimentación se cierra a los circuitos no críticos. La memoria se conserva y las actualizaciones continúan. Todos los relojes externos se apagan; El reloj RTC y los relojes G1/S3 internos del oscilador de anillo siguen sonregándose. En S3, SLP_S3 señal permanece afirmada, SLP_S4 y SLP_S5 están inactivos hasta que se produce un velorio.

Suspender a disco (STD):el contexto del sistema se mantiene en el disco. A continuación, toda la alimentación se cierra en el sistema, excepto por la lógica necesaria para reanudar. G1/S4 Externamente aparece igual que S5, pero puede tener diferentes eventos de activación. En S4, SLP_S3 y SLP_S4 permanecen afirmados y SLP_S5 está inactivo hasta que se produce un velorio.

Soft Off: El contexto del sistema no se mantiene. Toda la alimentación se cierra excepto la G2/S5 lógica necesaria para reiniciar. Se requiere un arranque completo al despertar. Aquí, SLP_S3, SLP_S4 y SLP_S5 están activos hasta que se produce un reactivación.

Apagado mecánico: El contexto del sistema no se mantiene. Toda la energía cerrada excepto el RTC. No hay eventos "Wake" son posibles, porque el sistema no tiene ninguna potencia. Este estado se produce si el usuario quita las baterías, apaga un interruptor G3 mecánico o si la fuente de alimentación del sistema está en un nivel que es insuficiente para alimentar la lógica de "despertar". Cuando la energía del sistema vuelve, la transición dependerá del estado justo antes de la entrada a G3.

Mesa 3-2. Estados del controlador de memoria integrado (IMC)

Estado Descripción

Power up CKE afirmó. Modo activo.

Apagado de la carga CKE desafirmó (no se autoactualiza) con todos los bancos cerrados. previa

Apagado activo CKE desafirme (no auto-actualización) con un banco mínimo activo.

Auto-Actualización CKE desafirmó mediante la autoactualización del dispositivo.

Mesa 3-3. Combinaciones de estado de interfaz G, S y C (Sheet 1 of 2)

Estado del Estado Estado del paquete del Estado del Relojes del Descripción Global (G) sueño (S) procesador procesador sistema (C)

G0 S0 C0 Full On On Full On

G0 S0 C2 Deep Sleep On Deep Sleep

G0 S0 C3 Deep Sleep On Deep Sleep

Deep Power G0 S0 C6/C7 Down On Deep Power Down

Down de energía más G0 S0 C8/C9/C10 Off On profundo

Modo de suspensión y Apagado, excepto G1 S3 Apagado Off RTC arranque inmediato en memoria

47 Ficha técnica, Volumen 1 de 2 Administración de energía

Mesa 3-3. Combinaciones de estado de interfaz G, S y C (Sheet 2 of 2)

Estado del Estado Estado del paquete del Estado del Relojes del Descripción Global (G) sueño (S) procesador procesador sistema (C)

Apagado, excepto G1 S4 Apagado Off RTC Suspender en disco

Apagado, excepto G2 S5 Apagado Off RTC Soft Off

G3 No se aplica Apagado Off Apagado Hard off

3.2 Administración de energía de Processor IA Core

Al ejecutar código, la tecnología Intel SpeedStep® mejorada y la tecnología Intel Speed Shift® optimiza la frecuencia y el voltaje del núcleo IA del procesador en función de la carga de trabajo. ACPI define cada punto de funcionamiento de frecuencia y voltaje como un estado P. Cuando el procesador no está ejecutando código, está inactivo. ACPI define un estado inactivo de baja potencia como un estado C. En general, los estados C de potencia más profundos tienen latencias de entrada y salida más largas.

3.2.1 Estados P controlados por OS/HW

3.2.1.1 TecnologíaIntel SpeedStep® mejorada

La tecnología Intel SpeedStep® mejorada permite al sistema operativo controlar y seleccionar el estado P. Para obtener más Section 2.4.7, “Tecnología Intel SpeedStep® mejorada”información, consulte .

3.2.1.2 Tecnología Intel® Speed Shift

La tecnología Intel® Speed Shift es un método de control de frecuencia eficiente desde el punto de vista energético por el hardware en lugar de depender del control del sistema operativo. Para obtener más Section 2.4.8, “Tecnología Intel® Speed Shift”detalles, consulte .

3.2.2 Estados inactivos de baja potencia

Cuando el procesador está inactivo, se utilizan estados inactivos de baja potencia (estados C) para ahorrar energía. Se toman más medidas de ahorro de energía para los estados C numéricamente más altos. Sin embargo, los estados C más profundos tienen latencias de salida y entrada más largas. La resolución de los estados C se produce en el nivel de subproceso, núcleo de IA del procesador y paquete del procesador. Los estados C de nivel de subproceso están disponibles si Intel® la tecnología Hyper- Threading está habilitada.

Precaución: La fiabilidad a largo plazo no se puede garantizar a menos que todos los estados inactivos de baja potencia estén habilitados.

Ficha técnica, Volumen 1 de 2 48 Administración de energía

Ilustración 3-2. Desglose de la administración de energía inactiva de los núcleos iA del procesador

Thread 0 Thread 1 Thread 0 Thread 1

Core 0 State Core N State

Processor Package State

Mientras que los subprocesos individuales pueden solicitar estados C de baja potencia, las acciones de ahorro de energía solo tienen lugar una vez que se resuelve el estado C del núcleo de IA del procesador. Los estados C del núcleo de IA del procesador se resuelven automáticamente por el procesador. Para los estados C del núcleo IA del subproceso y del procesador, se requiere una transición hacia y desde el estado C0 antes de entrar en cualquier otro estado C.

3.2.3 Solicitar estados inactivos de baja potencia

Las interfaces de software primarias para solicitar estados inactivos de baja potencia son a través de la instrucción MWAIT con sugerencias de subestado y la instrucción HLT (para C1 y C1E). Sin embargo, el software puede realizar solicitudes de estado C utilizando el método heredado de lecturas de E/S de los registros de control de reloj de procesador definidos por ACPI, denominados P_LVLx. Este método de solicitud de estados C proporciona compatibilidad heredada para los sistemas operativos que inician transiciones de estado C mediante lecturas de E/S.

Para los sistemas operativos heredados, las lecturas de E/S P_LVLx se convierten dentro del procesador en la solicitud de estado C MWAIT equivalente. Por lo tanto, P_LVLx lecturas no dan lugar directamente a lecturas de E/S al sistema. La característica, conocida como redirección MWAIT de E/S, debe estar habilitada en el BIOS. Para habilitarlo, consulte la especificación de BIOS de la familia de procesadores adecuada.

El BIOS puede escribir en el campo de rango de estado C del PMG_IO_CAPTURE MSR para restringir el rango de direcciones de E/S que están atrapadas y emular MWAIT como funcionalidad. Cualquier P_LVLx lecturas fuera de este intervalo no causa una redirección de E/S a MWAIT(Cx) como solicitud. Caen como una instrucción de E/S normal.

49 Ficha técnica, Volumen 1 de 2 Administración de energía

Cuando se utilizan P_LVLx instrucciones de E/S, no se pueden definir subestados MWAIT. El subestado MWAIT siempre es cero si se utiliza la redirección MWAIT de E/S. De forma predeterminada, P_LVLx redirecciones de E/S habilitan el mWAIT 'break en EFLAGS. IF' característica que desencadena una activación en una interrupción, incluso si las interrupciones son enmascaradas por EFLAGS. Si.

3.2.4 Reglas de Estado C de Processor IA Core

Las siguientes son reglas generales para todos los estados C principales de IA del procesador, a menos que se especifique lo contrario: • Un estado C de núcleo IA del procesador viene determinado por el estado de subproceso numérico más bajo (como el subproceso 0 solicita C1E mientras que el subproceso 1 solicita el estado C6, lo que da como resultado un estado C1E de núcleo IA de procesador). Refiera la tabla de las combinaciones del estado de la interfaz G, S, y C. • Un núcleo IA del procesador pasa al estado C0 cuando: — Se produce una interrupción — Hay acceso a la dirección supervisada si el estado se introdujo utilizando una instrucción MWAIT/Timed MWAIT — El plazo correspondiente a la instrucción Timed MWAIT expira • Una interrupción dirigida hacia un único subproceso activa solo ese subproceso. • Si cualquier subproceso de un núcleo de IA de procesador está activo (en estado C0), el estado C del núcleo se resolverá en C0. • Cualquier interrupción que entre en el paquete del procesador puede activar cualquier núcleo de IA del procesador. • Un restablecimiento del sistema reinicia todos los núcleos de IA del procesador.

Mesa 3-4. Núcleos C-estados

Instrucción de Núcleo Solicitud de C- Descripción C-Estado Estado

El estado normal de funcionamiento de un núcleo de IA de procesador C0 No se aplica donde se ejecuta el código

AutoHalt - ejecución del núcleo detenido, control de reloj autónomo C1 MWAIT(C1) (paquete en estado C0)

Núcleo C1 + frecuencia más baja y punto de funcionamiento de voltaje C1E MWAIT(C1E) (paquete en estado C0)

El procesador IA, vacíe su caché de instrucciones L1, caché de datos L1 y MWAIT(C6/7/7s/ caché L2 a los núcleos de caché compartidos LLC guardan su estado C6-C10 C8/9/10) o IO read- arquitectónico en una SRAM antes de reducir el voltaje de los núcleos IA, si P_LVL3/4/5/6/7/8 es posible también se pueden reducir a 0V. Los relojes de núcleo están apagados.

Core C-State Auto-Demotion

En general, los estados C más profundos, como C6 o C7, tienen latencias largas y tienen costos de entrada/salida de energía más altos. Las penalizaciones de rendimiento y energía resultantes se vuelven significativas cuando la frecuencia de entrada/salida de un estado C más profundo es alta. Por lo tanto, el uso incorrecto o ineficiente de estados C más profundos tiene un impacto negativo en la duración de la

Ficha técnica, Volumen 1 de 2 50 Administración de energía

batería y la energía inactiva. Para aumentar la residencia y mejorar la duración de la batería y la potencia de inactividad en estados C más profundos, el procesador admite la degradación automática del estado C.

Auto-democión del Estado C: • C7/C6 a C1/C1E

La decisión de degradar un núcleo IA de procesador de C6/C7 a C1/C1E se basa en el historial de residencia inmediata de cada núcleo IA del procesador. En cada solicitud C6/C7 del núcleo IA del procesador, el estado C del núcleo IA del procesador se degrada a C1 hasta que se haya establecido una cantidad suficiente de residencia. En ese momento, un núcleo IA del procesador puede entrar en C6 o C7. Si la velocidad de interrupción experimentada en un núcleo IA del procesador es alta y el núcleo iA del procesador rara vez está en un estado C profundo entre tales interrupciones, el núcleo de IA del procesador se puede degradar a un estado C1.

Esta función está deshabilitada de forma predeterminada. BIOS debe habilitarlo en el registro de PMG_CST_CONFIG_CONTROL. Este registro también configura la directiva de degradación automática.

3.2.5 Paquete C-Estados

El procesador admite los estados de paquete C0, C2, C3, C6, C7, C8, C9 y C10. A continuación se muestra un resumen de las reglas generales para la entrada de estado C del paquete. Estos se aplican a todos los estados C del paquete, a menos que se especifique lo contrario: • Una solicitud de estado C del paquete viene determinada por el estado C del núcleo IA del procesador numérico más bajo entre todos los núcleos de IA del procesador. • El procesador resuelve automáticamente un estado C del paquete en función de los estados de alimentación inactiva del núcleo del procesador IA y del estado de los componentes de la plataforma. — Cada núcleo de IA del procesador puede tener un estado de energía inactivo inferior al del paquete si la plataforma no concede al procesador permiso para entrar en un estado C del paquete solicitado. — La plataforma puede permitir un ahorro de energía adicional en el procesador. — Para los estados C del paquete, el procesador no es necesario para ingresar C0 antes de ingresar cualquier otro estado C. — La entrada en un estado C del paquete puede estar sujeta a la degradación automática, es decir, el procesador puede mantener el paquete en un estado C de paquete más profundo y luego solicitado por el sistema operativo si el procesador determina, utilizando heurística, que el estado C más profundo da como resultado una mejor potencia/rendimiento.

El procesador sale de un estado C del paquete cuando se detecta un evento de interrupción. Según el tipo de evento de interrupción, el procesador hace lo siguiente: • Si se recibe un evento de interrupción de núcleo de IA del procesador, se activa el núcleo de IA del procesador de destino y el mensaje de evento de interrupción se reenvía al núcleo de IA del procesador de destino. — Si el evento de interrupción no está enmascarado, el núcleo de IA del procesador de destino entra en el estado C0 del núcleo de IA del procesador y el procesador entra en el paquete C0.

51 Ficha técnica, Volumen 1 de 2 Administración de energía

— Si se enmascara el evento break, el procesador intenta volver a entrar en su estado de paquete anterior. • Si el evento break se debió a un acceso a la memoria o a una solicitud de snoop, — Pero la plataforma no solicitó mantener el procesador en un estado C de paquete superior, el paquete vuelve a su estado C anterior. — Y la plataforma solicita un estado C de mayor potencia, se da servicio al acceso a la memoria o a la solicitud de snoop y el paquete permanece en el estado C de mayor potencia. Ilustración 3-3. Paquete C-Estado Entrada y Salida

Package C0

Package C2

Package C3 Package C6 Package C7 Package C8 Package C9 Package C10

Mesa 3-5. Paquete C-Estados (Sheet 1 of 2)

Estado del Descripción Dependencias paquete C

C0 Estado activo del procesador -

El Software no puede solicitarlo explícitamente. La ruta de memoria puede estar abierta. El procesador entrará en el paquete C2 cuando: • Transición del paquete C0 al estado profundo del paquete C o del estado profundo del paquete C al paquete C0. • Todos los núcleos de IA solicitados C6 o más profundo + Núcleos gráficos de procesador en RC6, pero hay Todos los núcleos de IA del procesador en C6 o más profundo. C2 restricciones (LTR, eventos de temporizador programados en un futuro Núcleos gráficos de procesador en RC6. cercano y así sucesivamente) impiden la entrada a cualquier estado más profundo que el estado C2. • Todos los núcleos de IA solicitaron C6 o más profundo + Núcleos gráficos de procesador en RC6, pero se recibe una solicitud de acceso a memoria del dispositivo. Al completar todas las solicitudes de memoria pendientes, el procesador vuelve a un estado C de paquete más profundo.

Ficha técnica, Volumen 1 de 2 52 Administración de energía

Mesa 3-5. Paquete C-Estados (Sheet 2 of 2)

Estado del Descripción Dependencias paquete C

El procesador entrará en el paquete C3 cuando: Todos los núcleos de IA del procesador en C6 o más profundo. • Todos los núcleos de IA en C6 o más Gráficos del procesador en RC6. profundo + Núcleos gráficos de C3 procesador en RC6. memoria en la auto actualización, reloj de memoria se detuvo. • Los componentes/dispositivos de la LLC puede ser enrojecida y apagada plataforma permiten el LTR adecuado para introducir el paquete C3.

El procesador entrará en el paquete C6 cuando: Paquete C3. • Todos los núcleos de IA en C6 o más profundo + Núcleos gráficos de BCLK está apagado. C6 procesador en RC6. ImVP VRs reducción de voltaje/PSx estado es posible. • Los componentes/dispositivos de la plataforma permiten el LTR adecuado para introducir el paquete C6.

El procesador entrará en el paquete C7 cuando: Paquete C6. • Todos los núcleos de IA en C7 o más Si todos los núcleos de IA solicitaron C7. profundo + Núcleos gráficos de Las formas LLC pueden ser enrojecidas hasta que C7 procesador en RC6. se borre. Si toda la LLC se vacía, el voltaje será eliminado • Los componentes/dispositivos de la de la LLC. plataforma permiten el LTR adecuado para introducir el paquete C7.

El procesador entrará en el paquete C7 cuando: • Todos los núcleos de IA en C7S o más Paquete C6 profundo + Núcleos gráficos de Si todos los núcleos IA solicitados C7S, LLC se C7S procesador en RC6. vacían en un solo paso, el voltaje será quitado de la LLC. • Los componentes/dispositivos de la plataforma permiten el LTR adecuado para introducir el paquete C7S.

El procesador entrará en el paquete C8 cuando: • Todos los núcleos de IA en C8 o más profundo + Núcleos gráficos de C8 procesador en RC6. El paquete C7 + LLC debe lavarse a la vez. • Los componentes/dispositivos de la plataforma permiten el LTR adecuado para introducir el paquete C8.

El procesador entrará en el paquete C9 cuando: Paquete C8. • Todos los núcleos de IA en C9 o más Todos los núcleos de IA en C9 o más profundo. profundo + Núcleos gráficos de C9 procesador en RC6. Pantalla en PSR o apagada1. VCCIO se queda encendido. • Los componentes/dispositivos de la plataforma permiten el LTR adecuado para entrar en el paquete C9.

El procesador introducirá el paquete C10 cuando: Paquete C9. • Todos los núcleos IA en C10 + Núcleos Todos los vRs en PS4 o LPM. C10 gráficos de procesador en RC6. Reloj de cristal apagado. • Los componentes/dispositivos de la TCSS puede entrar en el estado de potencia más bajo (TC frío)2 plataforma permiten el LTR adecuado para introducir el paquete C10.

Notas: 1. La visualización en PSR solo está en la configuración del panel integrado único y la función PSR de soporte de panel. 2. En el paquete C10, el TCSS puede ingresar el TC-frío cuando ningún dispositivo conectado a ninguno de los puertos TCSS.

53 Ficha técnica, Volumen 1 de 2 Administración de energía

Paquete C-State Auto-Demotion

El procesador puede degradar el estado del paquete C a un estado C más superficial, por ejemplo, en lugar de entrar en el paquete C10, se degradará al paquete C8 (y así sucesivamente según sea necesario). La decisión del procesador de degradar el estado C del paquete se basa en las latencias de los estados C requeridos, la energía/ alimentación de entrada/salida y los dispositivos LTR.

En espera moderna

Modern Standby es un estado de plataforma. En el tiempo de espera de la visualización el os pide al procesador que ingrese el paquete C10 y los dispositivos de la plataforma en RTD3 (o inhabilitado) para alcanzar la baja energía en inactivo. Modern Standby requiere la configuración adecuada del BIOS y del sistema operativo.

Tamaño de LLC dinámico

Cuando todos los núcleos iA del procesador solicitan C7 o c-estado más profundo, la heurística interna vacía dinámicamente la LLC. Una vez que los núcleos IA del procesador ingresan un estado C profundo, dependiendo de su petición del subestado MWAIT, la LLC se vacía gradualmente N-ways a la vez o vaciado todos a la vez. Sobre los núcleos del iA del procesador que salen al estado C0, la LLC se expande gradualmente sobre la base de la heurística interna.

3.2.6 Paquete C-Estados y Resoluciones de Pantalla

El motor gráfico integrado tiene el búfer de fotogramas ubicado en la memoria del sistema. Cuando se actualiza la pantalla, el motor de gráficos recupera los datos de visualización de la memoria del sistema. Las diferentes resoluciones de pantalla y frecuencias de actualización tienen diferentes requisitos de latencia de memoria. Estos requisitos pueden limitar el estado C del paquete más profundo que el procesador puede introducir. Otros elementos que pueden afectar al estado C del paquete más profundo disponible son los siguientes: • La pantalla está activada o desactivada • Pantallas individuales o múltiples • Resolución nativa o no nativa • Tecnología de autoactualización del panel (PSR)

Nota: La resolución de pantalla no es el único factor que influye en el estado C del paquete más profundo en el que puede entrar el procesador. Las latencias del dispositivo, las latencias de respuesta de interrupción y los estados C principales son entre otros factores que influyen en el estado C del paquete final en el que el procesador puede entrar.

En la tabla siguiente se enumeran las resoluciones de visualización y el paquete c- State.The display resolutions are examples using common values for blanking and pixel rate. Los resultados reales variarán. La tabla muestra la carga de trabajo C- state.System del paquete más profunda posible, la inactividad del sistema y la alimentación de CA o CC también afectan al estado C del paquete más profundo posible.

Ficha técnica, Volumen 1 de 2 54 Administración de energía

Mesa 3-6. Paquete más profundo C-Estado disponible

Línea de procesador y/u1,2

Número de Resolución PSR habilitado PSR discapacitado pantallas

800x600 60Hz Individual PC10 PC8

1024x768 60Hz Individual PC10 PC8

1280x1024 60Hz Individual PC10 PC8

1920x1080 60Hz Individual PC10 PC8

1920x1200 60Hz Individual PC10 PC8

1920x1440 60Hz Individual PC10 PC8

2048x1536 60Hz Individual PC10 PC8

2560x1600 60Hz Individual PC10 PC8

2560x1920 60Hz Individual PC10 PC8

2880x1620 60Hz Individual PC10 PC8

2880x1800 60Hz Individual PC10 PC8

3200x1800 60Hz3 Individual PC10 PC8

3200x2000 60Hz3 Individual PC10 PC8

3840x2160 60Hz3 Individual PC10 PC8

4096x2160 60Hz3 Individual PC10 PC8

5120x3200 60Hz3 Individual PC10 PC8

Notas: 1. Todos los estados profundos están con la pantalla activada. 2. El estado C más profundo tiene varianza, dependiente de varios parámetros tales como Dispositivos SW y Plataforma.

3.3 Administración de energía de gráficos del procesador

3.3.1 Tecnologías de ahorro de energía de memoria

3.3.1.1 Administración de energía de memoria rápida ® Intel (Intel® RMPM)

Intel® Rapid Memory Power Management (Intel® RMPM) coloca condicionalmente la memoria en la actualización automática cuando el procesador está en el paquete C3 o en un estado de alimentación más profundo para permitir que el sistema permanezca en los estados de alimentación más profundos durante más tiempo para la memoria no reservada para la memoria gráfica. La funcionalidad Intel® RMPM depende del estado de gráficos/pantalla (relevante solo cuando se utilizan gráficos de procesador), así como de los patrones de tráfico de memoria generados por otros dispositivos de E/S conectados.

55 Ficha técnica, Volumen 1 de 2 Administración de energía

3.3.2 Tecnologías de ahorro de energía de la pantalla

3.3.2.1 Intel® Seamless Display Refresh Rate Switching Technology (Intel® SDRRS Technology)

Intel® DRRS proporciona un mecanismo en el que el monitor se coloca en una frecuencia de actualización más lenta (la velocidad a la que se actualiza la pantalla). El sistema es lo suficientemente inteligente como para saber que el usuario no está mostrando ni 3D ni medios como una película donde se requieren frecuencias de actualización específicas. La tecnología es muy útil en un entorno como un plano donde el usuario está en modo batería haciendo correo electrónico u otras aplicaciones de oficina estándar. También es útil cuando el usuario puede estar viendo páginas web o sitios de redes sociales mientras está en modo de batería.

3.3.2.2 Intel® Automatic Display Brightness

La función Brillo automático de la pantalla Intel® ajusta dinámicamente el brillo de la luz de fondo en función del entorno de luz ambiental actual. Esta función requiere que un sensor adicional esté en la parte frontal del panel. El sensor recibe las condiciones cambiantes de la luz ambiental y envía las interrupciones al controlador de gráficos Intel. Según el cambio en Lux (luminancia de luz ambiental actual), el nuevo ajuste de retroiluminación se puede ajustar a través de BLC (Back Light Control). La inversa se aplica a un ambiente brillantemente iluminado. Intel® El brillo automático de la pantalla aumenta la configuración de la luz de fondo.

3.3.2.3 Brillo suave

La función Brillo suave es la capacidad de realizar cambios de grano fino en el brillo de la pantalla. Todos los sistemas Windows* 8 que admiten el control de brillo son necesarios para admitir el control de brillo suave y debe ser compatible con 101 niveles de control de brillo. Aparte de los cambios del controlador de gráficos, puede haber pocos cambios en el BIOS del sistema necesarios para que esta característica sea funcional.

3.3.2.4 Tecnología de ahorro de energía de pantalla Intel® (Intel® DPST) 6.3

La técnica Intel® DPST logra un ahorro de energía de retroiluminación mientras mantiene una buena experiencia visual. Esto se logra mejorando adaptativamente la imagen mostrada mientras se reduce el brillo de la luz de fondo simultáneamente. El objetivo de esta técnica es proporcionar una calidad de imagen percibida por el usuario final equivalente a un nivel de potencia de retroiluminación reducido. 1. La imagen original (entrada) producida por el sistema operativo o la aplicación es analizada por el subsistema Intel® DPST. Una interrupción en Intel® software DPST se genera cada vez que se detecta un cambio significativo en los atributos de la imagen. (Un cambio significativo es cuando el algoritmo de software Intel® DPST determina que se ha producido suficiente brillo, contraste o cambio de color en las imágenes que muestran que la mejora de la imagen y el control de luz de fondo deben modificarse.) 2. El subsistema Intel® DPST aplica una mejora específica de la imagen para aumentar el contraste de la imagen, el brillo y otros atributos.

Ficha técnica, Volumen 1 de 2 56 Administración de energía

3. Una disminución correspondiente al brillo de la luz de fondo se aplica simultáneamente para producir una imagen con una calidad similar percibida por el usuario (como el brillo) como la imagen original.

Intel® DPST 6.3 ha mejorado el ahorro de energía sin afectar negativamente al rendimiento.

3.3.2.5 Auto-actualización del panel 2 (PSR 2)

La función de actualización automática del panel permite que el núcleo de gráficos del procesador entre en estado de baja potencia cuando el contenido del búfer de fotogramas no cambia constantemente. Esta función está disponible en paneles capaces de admitir la actualización automática del panel. Además de ser capaz de soportar, el panel eDP* debe ser compatible con eDP 1.4. PSR 2 añade actualizaciones parciales de trama y requiere un panel compatible con eDP* 1.4.

3.3.2.6 Tubo único de baja potencia (LPSP)

Tubo único de baja potencia es una característica de conservación de energía que ayuda a ahorrar energía al mantener las tuberías inactivas apagadas. Esta característica solo está habilitada en una configuración de pantalla única sin ninguna funcionalidad de escalado. Esta característica es compatible con la 4a generación de la familia de procesadores Intel® Core™ en adelante. LPSP se logra manteniendo una sola tubería habilitada durante eDP* solo con un soporte mínimo de canalización de visualización. Esta función es independiente del panel y funciona con cualquier panel eDP* (puerto A) en modo de visualización única.

3.3.2.7 Tecnología de pantalla 2D inteligente Intel® (Intel® S2DDT)

Intel® S2DDT reduce el tráfico de memoria de actualización de pantalla al reducir las lecturas de memoria necesarias para la actualización de la pantalla. El consumo de energía se reduce por menos accesos al IMC. Intel® S2DDT solo está habilitado en modo de tubería única.

Intel® S2DDT es más eficaz con: • Mostrar imágenes adecuadas para la compresión, como ventanas de texto, presentaciones de diapositivas, etc. Ejemplos deficientes son los juegos 3D. • Pantallas estáticas como pantallas con partes significativas del fondo que muestran aplicaciones 2D, puntos de referencia del procesador, etc., o condiciones cuando el procesador está inactivo. Ejemplos deficientes son juegos 3D a pantalla completa y puntos de referencia que voltean la imagen de visualización a o cerca de las tasas de actualización de la pantalla.

3.3.3 Tecnologías de ahorro de energía principales de los gráficos del procesador

3.3.3.1 Frecuencia dinámica de gráficos Intel®

Intel® Turbo Boost Technology 2.0 es la capacidad de los núcleos y gráficos iA del procesador (Frecuencia dinámica de gráficos) para aumentar oportunistamente la frecuencia y/o el voltaje por encima de la frecuencia de gráficos y el procesador garantizado para la pieza dada. Intel® frecuencia dinámica de gráficos es una

57 Ficha técnica, Volumen 1 de 2 Administración de energía

característica de rendimiento que hace uso de la potencia del paquete no utilizado y las térmicas para aumentar el rendimiento de las aplicaciones. El aumento de la frecuencia viene determinado por la cantidad de potencia y presupuesto térmico disponible en el paquete, y la demanda de la aplicación para el rendimiento adicional del procesador o gráficos. El control de núcleo IA del procesador es mantenido por un controlador integrado. El controlador de gráficos se ajusta dinámicamente entre los estados P para mantener un rendimiento, potencia y térmicas óptimos. El controlador de gráficos siempre colocará el motor de gráficos en su estado P más bajo posible. Intel® Frecuencia dinámica de gráficos requiere compatibilidad con BIOS. La potencia adicional y el presupuesto térmico deben estar disponibles.

3.3.3.2 Tecnología Intel® Graphics Render Standby (Intel® GRST)

La tecnología Intel® Graphics Render Standby es una técnica diseñada para optimizar la potencia media de la parte gráfica. El motor de procesamiento de gráficos se pondrá en un estado de suspensión, o Render Standby (RS), durante los momentos de inactividad o modos de vídeo básicos. Mientras está en estado Render Standby, la parte gráfica colocará el VR (Regulador de Voltaje) en un estado de baja tensión. El hardware guardará el contexto de representación en el búfer de contexto asignado al entrar en el estado RS y restaurará el contexto de representación al salir del estado RS.

3.3.3.3 FPS dinámico (DFPS)

El control dinámico de FPS (DFPS) o de velocidad de fotogramas dinámico es una característica de tiempo de ejecución para mejorar la eficiencia energética de las cargas de trabajo 3D. Su propósito es limitar la velocidad de fotogramas de las aplicaciones 3D de pantalla completa sin comprometer la experiencia del usuario. Al limitar la velocidad de fotogramas, la carga en el motor gráfico se reduce, lo que da la oportunidad de ejecutar los gráficos del procesador a velocidades más bajas, lo que resulta en un ahorro de energía. Esta función funciona en ambos modos AC/DC.

3.4 System Agent Enhanced Intel SpeedStep® Technology

Agente de sistema mejorado Intel SpeedStep® Technology es una escala de frecuencia de voltaje dinámico del reloj del agente del sistema en función de la utilización de la memoria. A diferencia del núcleo del procesador y del paquete Intel SpeedStep® tecnología mejorada, la tecnología Intel SpeedStep® mejorada del agente de sistema tiene tres puntos de funcionamiento válidos. Cuando se ejecuta la carga de trabajo ligera y la tecnología Intel SpeedStep® mejorada de SA está habilitada, la velocidad de datos DDR puede cambiar de la siguiente manera:

Antes de cambiar la velocidad de datos DDR, el procesador establece DDR para auto- actualizar y cambia los parámetros necesarios. La tensión DDR permanece estable y sin cambios.

El entrenamiento DDR de BIOS/MRC a frecuencias máximas, medias y mínimas establece los parámetros de E/S y temporización.

Consulte Table 5-5, “SA Speed Enhanced Speed Steps (SA-GV) y Gear Mode Frequencies”.

Ficha técnica, Volumen 1 de 2 58 Administración de energía

3.5 Optimización de voltaje

La optimización de voltaje proporciona oportunistamente una reducción en el consumo de energía, es decir, un aumento en el rendimiento en un PL1 determinado. Con el tiempo, el beneficio se reduce. No hay cambios en la frecuencia base o la frecuencia turbo. Durante la validación y el ajuste del sistema, esta característica debe deshabilitarse para reflejar la potencia y el rendimiento del procesador que se espera a lo largo del tiempo.

3.6 ROP (Rest Of Platform) PMIC

Además de los reguladores de voltaje discretos, Intel admite modelos Específicos DeMI (Power Management Integrated Circuit) para alimentar los rieles ROP. Los PMIC se clasifican típicamente como PMICs ROP "Premium" o "Volume" según el tipo de mapa de potencia que admiten.

Nota: Intel es compatible con ROP PMIC como parte de las líneas de procesador Y/U.

§ §

59 Ficha técnica, Volumen 1 de 2 Gestión Térmica

4 Gestión Térmica

4.1 Especificaciones térmicas y de energía de la línea y del procesador U

Las siguientes notas Table 4-1, “Especificaciones TDP (línea U/Y-Processor)”Table 4-2, “Especificaciones del paquete Turbo”se aplican a, Table 4-3, “Especificaciones de temperatura de unión”

Nota Definición

Los valores TDP y TDP configurables son la disipación de potencia promedio en el límite de condición de funcionamiento de la temperatura de unión, para el segmento Y la configuración de SKU, para el 1 cual el procesador se valida durante la fabricación al ejecutar un Carga de trabajo de alta complejidad especificada por Intel con la frecuencia del núcleo de IA del procesador correspondiente a la configuración y la SKU.

La carga de trabajo de TDP puede consistir en una combinación de aplicaciones intensivas de núcleo 2 IA y núcleo gráfico.

3 Las escrituras de MSR, MMIO y PECI pueden modificarse en tiempo de ejecución.

'Turbo Time Parameter' es un parámetro matemático (unidades de segundos) que controla el algoritmo turbo del procesador utilizando una media móvil de uso de energía. No establezca el 4 parámetro Turbo Time en un valor inferior a 0,1 segundos. consulte Section 4.2.1.2, “Control de potencia de la plataforma” para obtener más información.

El límite mostrado es una potencia promediada por tiempo, basada en el parámetro Turbo Time. La 5 potencia absoluta del producto puede superar los límites establecidos para duraciones cortas o bajo cargas de trabajo de virus o no caracterizadas.

El procesador se controlará según el Section 2.4.6.1, “Supervisión de energía Intel® Turbo Boost 2.0”límite de potencia especificado como se describe en . Si el valor de potencia y/o 'Parámetro de 6 tiempo Turbo' se cambia durante el tiempo de ejecución, el algoritmo puede tardar un corto período de tiempo (aproximadamente de 3 a 5 veces el 'Parámetro de tiempo Turbo') para que el algoritmo se asiente en los nuevos límites de control.

Se trata de una configuración predeterminada de hardware y no una característica de 7 comportamiento de la pieza.

8 Para cargas de trabajo turbo controlables, el límite PL2 puede superarse hasta 10 ms.

El nivel de potencia lpM es una potencia oportunista y no es un valor garantizado, ya que los usos y 9 las implementaciones pueden variar.

Los límites de potencia pueden variar dependiendo de si el producto admite los modos 'TDP-up' y/o 10 'TDP-down'. Los límites de potencia predeterminados se pueden encontrar en el PKG_PWR_SKU MSR (614h).

El troquel del procesador no alcanza la potencia máxima sostenida simultáneamente ya que la suma 11 del presupuesto de potencia estimado del 2 dados se controla para ser igual o menor que el límite tDP (PL1) del paquete.

La potencia descendente de cTDP se basa en la configuración de gráficos equivalente a GT2. cTDP 12 down no disminuye el número de EU de gráficos de procesador activas, pero se basa en Power Budget Management (PL1) para alcanzar el nivel de potencia especificado.

13 Puede variar según la SKU.

La fórmula de PL2-PL1*1.25 es el valor predeterminado de hardware, pero puede no representar el valor óptimo para el rendimiento del procesador. 14 Al incluir los beneficios disponibles de las características de alimentación y gestión térmica, el valor recomendado para PL2 puede ser mayor.

15 La carga de trabajo de TDP no refleja varios casos de conectividad de E/S, como Thunderbolt.

Hardware por defecto de PL1 Tau-1s, Al incluir los beneficios disponibles de las características de 16 administración térmica y de energía, se recomienda utilizar PL1 Tau-28s.

Ficha técnica, Volumen 1 de 2 60 Gestión Térmica

Mesa 4-1. Especificaciones TDP (línea U/Y-Processor)

Núcleos iA de Potencia de procesador, Frecuencia del Frecuencia Segmento y Configuration diseño configuración núcleo IA del del núcleo Notas paquete (Configuración) térmico (TDP) de gráficos y procesador gráfico [w] TDP

Configurable 1,2 GHz a 1,5 25 TDP-Up GHz 1.05 GHz a 1.1 Base 1 GHz a 1,3 GHzGHz 15 4- Núcleo 15W Configurable 0.7 GHz a 1.0 TDP-Down GHz 12/13o

Lfm 400 MHz 300 MHz TBD Línea U- 1,9,10,15 Processor Configurable TDP-Up No se aplica No se aplica

2- Núcleo 15W Base 1.2GHz0,9 GHz 15 Configurable 12/13o TDP-Down 0,9 GHz

Lfm 400 MHz 300 MHz TBD

1.05 GHz a 1.1 Configurable GHz 12 TDP-Up TBD GHz

Línea de 4- Núcleo Base 1 GHz a 1,3 GHz 9 1,9,10,11,15 procesador Y 9w Configurable TDP-Down TBD MHz TBD

Lfm 400 MHz 300 MHz TBD

Nota: El signo de la tecla de signo de la tecla de signo significa aproximación. Nota: Depende de la SKU

Mesa 4-2. Especificaciones del paquete Turbo

Núcleos iA de procesador, Segmento y Hardware Unid configuración Parámetro Mínimo Máximo Notas paquete predeterminado ades de gráficos y TDP

Límite de potencia 1 Tiempo 0.01 1 448 S (PL1 Tau) 3,4,5, Línea U- 4/2- Core GT2 Límite de potencia 1 (PL1) No se 15 No se aplica W 6,7,8, Processor 15w aplica 14,16 Límite de potencia 2 (PL2) No se aplica PL2-PL1*1.25 No se aplica W

Límite de potencia 1 Tiempo 0.01 1 448 S (PL1 Tau) 3,4,5, Línea de 4- Núcleo GT2 Límite de potencia 1 (PL1) No se procesador Y 9w 9 No se aplica W 6,7,8, aplica 14,16

Límite de potencia 2 (PL2) No se PL2-PL1*1.25 No se aplica W aplica

61 Ficha técnica, Volumen 1 de 2 Gestión Térmica

Mesa 4-3. Especificaciones de temperatura de unión

Rango de Rango de temperatura temperatura de Parámetro Turbo Unidad Segmento Símbolo especificación TDP Notas del paquete es Mínimo Máximo Mínimo Máximo

Línea U- Tj Límite de Procesador BGA temperatura de 0 100 35 100 1, 2 unión

Línea de Tj Límite de procesador Y temperatura de 0 100 0 90 oC 1, 2, 3 BGA unión

Notas: 1. La solución térmica debe asegurarse de que la temperatura del procesador no exceda la temperatura de especificación TDP. 2. La temperatura de unión del procesador es monitoreada por sensores de temperatura digitales (DTS). Para la precisión de Section 4.2.3.2.1, “Precisión del sensor térmico digital (Taccuracy)”DTS, consulte . 3. Para que la línea de procesador Y cumpla con la temperatura de especificación TDP de 90oC, el valor de TCC Offset 10 y Tau debe programarse en MSR 1A2h. El valor recomendado TCC_Offset promediar Tau es 5s.

4.2 Gestión térmica del procesador

La solución térmica proporciona una gestión térmica tanto a nivel de componente como a nivel de sistema. Para permitir un funcionamiento óptimo y la fiabilidad a largo plazo de los sistemas basados en procesadores Intel, la solución térmica del sistema/ procesador debe diseñarse de modo que el procesador: • Permanece por debajo de la especificación de temperatura máxima de unión (TjMAX) a la potencia máxima de diseño térmico (TDP). • Cumple con las restricciones del sistema, como la acústica del sistema, las temperaturas de la piel del sistema y los requisitos de temperatura de escape.

Precaución: Las especificaciones térmicas indicadas en este capítulo están en el nivel de componente y paquete y se aplican específicamente al procesador. El funcionamiento del procesador fuera de los límites especificados puede provocar daños permanentes en el procesador y potencialmente otros componentes del sistema.

4.2.1 Consideraciones térmicas

El procesador TDP es la potencia máxima sostenida que se debe utilizar para el diseño de la solución térmica del procesador. TDP es un límite de condición de funcionamiento de la disipación de energía y la temperatura de unión, especificado en este documento, que se valida durante la fabricación para la configuración base al ejecutar una carga de trabajo casi peor disponible comercialmente según lo especificado por Intel para el segmento SKU. TDP puede superarse durante períodos cortos de tiempo o si se ejecuta una carga de trabajo de energía muy alta.

El procesador integra múltiples núcleos de IA de procesamiento, núcleos gráficos y para algunas SKU un PCH en un solo paquete. Esto puede dar lugar a diferencias de distribución de energía en todo el paquete y debe tenerse en cuenta al diseñar la solución térmica.

La tecnología Intel® Turbo Boost 2.0 permite que los núcleos IA del procesador funcionen más rápido que la frecuencia base. Se invoca de forma oportuna y automática, siempre y cuando el procesador se ajuste a sus límites de temperatura, suministro de potencia y control de corriente. Cuando Intel® Turbo Boost Technology 2.0 está habilitado:

Ficha técnica, Volumen 1 de 2 62 Gestión Térmica

• Se espera que las aplicaciones se acerquen más a TDP con más frecuencia, ya que el procesador intentará maximizar el rendimiento aprovechando el presupuesto de energía disponible estimado en el paquete del procesador. • El procesador puede exceder el TDP durante duraciones cortas para utilizar cualquier capacitancia térmica disponible dentro de la solución térmica. La duración y el tiempo de dicha operación pueden estar limitados por los registros configurables en tiempo de ejecución de la plataforma dentro del procesador. • La operación de frecuencia máxima de gráficos se basa en la suposición de que solo uno de los dominios gráficos (GT/GTx) esté activo. Esta definición es similar al concepto Turbo de núcleo IA, donde se puede lograr una frecuencia máxima de turbo cuando solo hay un núcleo IA activo. Dependiendo de la carga de trabajo que se aplique y la distribución entre los dominios gráficos, es posible que el usuario no observe la frecuencia de gráficos pico para una carga de trabajo o punto de referencia determinados. • Las soluciones térmicas y la refrigeración de la plataforma que están diseñadas para menos que la orientación del diseño térmico pueden experimentar problemas térmicos y de rendimiento.

Nota: La disponibilidad de Intel® Turbo Boost Technology 2.0 puede variar entre las diferentes STU.

4.2.1.1 Control de potencia del paquete

Los ajustes de control de potencia del paquete de PL1, PL2, PL3, PL4 y Tau permiten al diseñador configurar Intel® Turbo Boost Technology 2.0 para que coincida con las limitaciones de la entrega de energía de la plataforma y la solución térmica del paquete. • Límite de potencia 1 (PL1): Un umbral para la potencia media que no superará - se recomienda establecer la potencia TDP igual. PL1 no debe establecerse más alto que los límites de refrigeración de la solución térmica. • Límite de potencia 2 (PL2): Un umbral que si se supera, los algoritmos de limitación de potencia rápida PL2 intentarán limitar el pico por encima de PL2. • Límite de potencia 3 (PL3): Un umbral que si se supera, los algoritmos de limitación de potencia rápida PL3 intentarán limitar el ciclo de trabajo de picos por encima de PL3 limitando reactivamente la frecuencia. Este es un ajuste opcional • Límite de potencia 4 (PL4): Un límite que no se superará, los algoritmos limitadores de potencia PL4 limitarán de forma preventiva la frecuencia para evitar picos por encima de PL4. • Parámetro de tiempo Turbo (Tau): Una constante de promedio utilizada para el cálculo de potencia de la media móvil ponderada exponencial PL1 (EWMA).

Notas: 1. La implementación de Intel® Turbo Boost Technology 2.0 solo requiere la configuración de PL1, PL1 Tau y PL2. 2. PL3 y PL4 están deshabilitados de forma predeterminada.

63 Ficha técnica, Volumen 1 de 2 Gestión Térmica

Ilustración 4-1. Control de potencia del paquete

SOC/Platform Power Limiting Knobs Options Visual

PL41 Duty cycles of power peaks in this region can be configurable Power via PL3/PsysPL3 could peak PL31/PsysPL31 for up to 10ms

PL2/PsysPL21 a Power could Power in this region can be configured sustain here up to via PL1 Tau/PsysPL1 Tau ~100s seconds PL1/PsysPL11 a Power could sustain here forever Power (Average power)

Time Note1: Optional Feature, default is disabled

4.2.1.2 Control de potencia de la plataforma

El procesador presenta Psys (Platform Power) para mejorar la administración de energía del procesador. La señal Psys necesita ser originada desde un circuito de cargador compatible y enrutada al IMVP9 (regulador de voltaje). Esta señal proporcionará el consumo de energía total de la plataforma térmicamente relevante (procesador y resto de la plataforma) a través de SVID al procesador.

Cuando la señal Psys se implementa correctamente, el diseñador del sistema puede utilizar la configuración de control de potencia del paquete de PsysPL1/Tau, PsysPL2 y PsysPL3 para una capacidad de gestión adicional que coincida con las limitaciones de la entrega de energía de la plataforma y la solución térmica de la plataforma para Intel® Turbo Boost Technology 2.0. El funcionamiento de PsysPL1/tau, PsysPL2 y PsysPL3 es análogo Section 4.2.1.1, “Control de potencia del paquete” a los límites de potencia del procesador descritos en. • Límite de potencia de plataforma 1 (PsysPL1): Un umbral para la potencia media de la plataforma que no se superará - se recomienda establecer la misma capacidad térmica de la plataforma. • Límite de potencia de plataforma 2 (PsysPL2): Un umbral que si se supera, los algoritmos de limitación de potencia rápida PsysPL2 intentarán limitar los picos por encima de PsysPL2. • Límite de potencia de plataforma 3 (PsysPL3): Un umbral que si se supera, los algoritmos de limitación de potencia rápida PsysPL3 intentarán limitar el ciclo de trabajo de picos por encima de PsysPL3 limitando reactivamente la frecuencia.

Ficha técnica, Volumen 1 de 2 64 Gestión Térmica

• PsysPL1 Tau: Una constante de promedio utilizada para el cálculo de potencia de la media móvil ponderada exponencial PsysPL1 (EWMA). • La señal Psys y los límites de potencia asociados / Tau son opcionales para el diseñador del sistema y deshabilitados de forma predeterminada. • Los datos de Psys no incluirán el consumo de energía para la carga.

4.2.1.3 Parámetro Turbo Time (Tau)

Turbo Time Parameter (Tau) es un parámetro matemático (unidades de segundos) que controla el algoritmo Intel® Turbo Boost Technology 2.0. Durante un evento turbo de máxima potencia, el procesador podría sostener PL2 durante una duración superior al parámetro Turbo Time. Si el valor de potencia y/o el parámetro de tiempo Turbo se cambia durante el tiempo de ejecución, puede tomar algún tiempo basado en el nuevo nivel de parámetro de tiempo Turbo para que el algoritmo se asiente en los nuevos límites de control. El tiempo varía dependiendo de la magnitud del cambio, los límites de potencia y otros factores. Hay un parámetro de tiempo Turbo individual asociado con el control de potencia del paquete y el control de potencia de la plataforma.

4.2.2 TDP configurable (cTDP) y modo de baja potencia

El TDP configurable (cTDP) y el modo de baja potencia (LPM) forman una opción de diseño donde el comportamiento del procesador y el paquete TDP se ajustan dinámicamente a la envolvente de potencia y rendimiento del sistema deseada. Las tecnologías configurables TDP y Low-Power Mode ofrecen oportunidades para diferenciar el diseño del sistema mientras se ejecutan cargas de trabajo activas en SKUs de procesadores seleccionados a través de escalabilidad, configuración y adaptabilidad. Los escenarios o métodos por los que se utiliza cada tecnología son personalizables, pero normalmente implican cambios en PL1 y frecuencias asociadas para el escenario con un cambio resultante en el rendimiento dependiendo del uso del sistema. Cualquiera de las tecnologías puede ser activada por (pero no se limitan a) cambios en las políticas de energía del sistema operativo o eventos de hardware como acoplar un sistema, voltear un interruptor o presionar un botón. cTDP y LPM están diseñados para configurarse dinámicamente y no requieren un reinicio del sistema operativo.

Nota: Las tecnologías configurables TDP y Low-Power Mode no son tecnologías de mejora de la duración de la batería.

4.2.2.1 Configurable TDP

Nota: La disponibilidad de TDP configurable puede variar entre las diferentes SSU.

Con cTDP, el procesador ahora es capaz de alterar la potencia máxima sostenida con una frecuencia base de núcleo IA de procesador alternativo. El TDP configurable permite el funcionamiento en situaciones donde hay refrigeración adicional disponible o situaciones en las que se desea un modo de operación más frío y silencioso.

cTDP consta de tres modos como se muestra en la tabla siguiente.

65 Ficha técnica, Volumen 1 de 2 Gestión Térmica

Mesa 4-4. Modos TDP configurables

Modo Descripción

Base La disipación de potencia media y el límite de Table 4-1, “Especificaciones TDP (línea U/Y- Processor)”Table 4-3, “Especificaciones de temperatura de unión” condición de funcionamiento de la temperatura de unión, especificado en y para el segmento y la configuración de SKU, para los que el procesador se valida durante la fabricación al ejecutar una carga de trabajo de alta complejidad especificada por Intel asociada en la frecuencia del núcleo de IA del procesador correspondiente a la configuración y la SKU.

TDP-Up La frecuencia de núcleo IA del procesador específico de SKU donde la fabricación confirma la funcionalidad lógica dentro delTable 4-1, “Especificaciones TDP (línea U/Y- Processor)” conjunto Table 4-3, “Especificaciones de temperatura de unión”de límites de condición de funcionamiento especificados para el segmento SKU y la configuración Configurable TDP-Up en T y . La frecuencia configurable TDP-Up y el TDP correspondiente es mayor que el núcleo del procesador IA Base Frequency y SKU Segment Base TDP.

TDP-Down Frecuencia del núcleo IA del procesador donde la fabricación confirma la funcionalidad lógica dentro del conjunto de Table 4-1, “Especificaciones TDP (línea U/Y-Processor)” límites Table 4-3, “Especificaciones de temperatura de unión”de condición de funcionamiento especificados para el segmento SKU y la configuración configurable TDP- Down en y . La frecuencia de reducción de TDP configurable y el TDP correspondiente es inferior a la frecuencia base del núcleo IA del procesador y al TDP base del segmento SKU.

En cada modo, los límites de potencia de Intel® Turbo Boost Technology 2.0 se reprograman junto con un nuevo rango de frecuencia controlado por el sistema operativo. El modo cTDP no cambia la frecuencia máxima del núcleo IA por procesador.

4.2.2.2 Modo de baja potencia

El modo de baja potencia (LPM) puede proporcionar un funcionamiento más frío y silencioso del sistema. Mediante la combinación de varias técnicas de limitación de potencia activas, el procesador puede consumir menos energía mientras se ejecuta a frecuencias bajas equivalentes. La potencia activa se define como la potencia del procesador consumida mientras se ejecuta una carga de trabajo y no hace referencia a la potencia consumida durante los modos de operación inactivos.

LPM se puede configurar para utilizar cada uno de los métodos siguientes para reducir la potencia activa: • Restringir los límites de control de potencia del paquete y la disponibilidad de la tecnología Intel® Turbo Boost • Actividad del núcleo de IA del procesador fuera de la conexión (Mover el tráfico del procesador a un subconjunto de núcleos) • Colocación de un núcleo IA de procesador en LFM o LSF (frecuencia admitida más baja) • Utilización de la modulación del reloj IA • Reducción del número de EU activas al equivalente de GT2 (aplicable solo para STU GT3) • La potencia LPM tal como se indica en la tabla Especificaciones TDP se define en el punto en el que el núcleo del procesador IA que trabaja en LSF, GT - RPn y 1 núcleo IA activo

La actividad del núcleo iA del procesador fuera de la placa es la capacidad de escalar dinámicamente una carga de trabajo a un subconjunto limitado de núcleos junto con un límite de potencia turbo más bajo. Es uno de los principales vectores disponibles para reducir la potencia activa. Sin embargo, no se garantiza que toda la actividad del

Ficha técnica, Volumen 1 de 2 66 Gestión Térmica

procesador pueda cambiar a un subconjunto de núcleos. Cambiar una carga de trabajo a un subconjunto limitado de núcleos permite que otros núcleos de IA del procesador permanezcan inactivos y ahorren energía. Por lo tanto, cuando se habilita el LPM, se consume menos energía a frecuencias equivalentes.

El modo de frecuencia mínima (MFM) de funcionamiento, que es la frecuencia más baja admitida (LSF) a la tensión LFM, se ha puesto a disposición para su uso bajo LPM para una mayor reducción de la potencia activa más allá de la capacidad LFM para permitir modos de operación más fríos y silenciosos.

4.2.3 Características de gestión térmica

Ocasionalmente, el procesador puede funcionar en condiciones cercanas a su temperatura máxima de funcionamiento. Esto puede deberse al sobrecalentamiento interno o al sobrecalentamiento dentro de la plataforma. Con el fin de proteger el procesador y la plataforma de fallas térmicas, existen varias características de gestión térmica para reducir el consumo de energía del paquete y, por lo que, la temperatura, con el fin de permanecer dentro de los límites de funcionamiento normales. Además, el procesador admite varios métodos para reducir la potencia de la memoria.

4.2.3.1 Monitor térmico adaptativo

El propósito del Monitor Térmico Adaptativo es reducir el consumo de energía y la temperatura del núcleo del procesador IA hasta que funcione por debajo de su temperatura máxima de funcionamiento. La reducción de potencia del núcleo IA del procesador se logra mediante: • Ajuste de la frecuencia de funcionamiento (utilizando el multiplicador de relación de núcleo IA del procesador) y la tensión. • Modulación (arranque y parada) de los relojes de núcleo IA del procesador interno (ciclo de trabajo).

El monitor térmico adaptable se puede activar cuando la temperatura del paquete, supervisada por cualquier sensor térmico digital (DTS), cumple con su temperatura máxima de funcionamiento. La temperatura máxima de funcionamiento implica la temperatura máxima de unión TjMAX.

Alcanzar la temperatura máxima de funcionamiento activa el Circuito de Control Térmico (TCC). Cuando se activa el TCC hace que tanto el núcleo iA del procesador como el núcleo gráfico reduzcan la frecuencia y el voltaje de forma adaptable. El Monitor Térmico Adaptativo permanecerá activo mientras la temperatura del paquete permanezca en el límite especificado. Por lo tanto, el Monitor Térmico Adaptativo continuará reduciendo la frecuencia y el voltaje del paquete hasta que el TCC se desactive.

TjMAX está calibrado de fábrica y no es configurable por el usuario. El valor predeterminado es software visible en el TEMPERATURE_TARGET (0x1A2) MSR, bits [23:16].

El Monitor Térmico Adaptativo no requiere ningún hardware adicional, controladores de software ni rutinas de manejo de interrupciones. No está pensado como un mecanismo para mantener el control térmico del procesador a PL1 a TDP. El diseño del sistema debe proporcionar una solución térmica que pueda mantener un funcionamiento normal cuando PL1 - TDP dentro del rango de uso previsto.

67 Ficha técnica, Volumen 1 de 2 Gestión Térmica

La protección del monitor térmico adaptable siempre está habilitada.

4.2.3.1.1 Compensación de activación de TCC

El desplazamiento de activación TCC se puede establecer como un desplazamiento de TjMAX para reducir el inicio de TCC y el monitor térmico adaptable. Además, hay una ventana de tiempo opcional (Tau) para gestionar el rendimiento del procesador en el valor de desplazamiento de activación TCC a través de un EWMA (media móvil ponderada exponencial) de temperatura.

Desplazamiento de activación TCC con Tau-0

Un desplazamiento (grados Celsius) se puede escribir en el TEMPERATURE_TARGET (0x1A2) MSR, bits [29:24], el valor de desplazamiento se restará del valor encontrado en los bits [23:16]. Cuando la ventana de tiempo (Tau) se establece en cero, no habrá un promedio, el desplazamiento, se restará del valor TjMAX y se utilizará como un nuevo punto de ajuste de temperatura máxima para la supervisión térmica adaptable. Esto tendrá el mismo comportamiento que en los productos anteriores para que la activación TCC y el Monitor Térmico Adaptativo ocurran a esta temperatura de silicio objetivo más baja.

Si está habilitado, el desplazamiento debe establecerse por debajo de cualquier otra protección pasiva, como ACPI _PSV puntos de viaje

Desplazamiento de activación TCC con Tau

Para gestionar el procesador con el EWMA (Media móvil ponderada exponencial) de temperatura, se escribe un desplazamiento (grados Celsius) en el TEMPERATURE_TARGET (0x1A2) MSR, bits [29:24] y la ventana de tiempo (Tau) se escribe en el TEMPERATURE_TARGET (0x1A2) MSR [6:0] ]. El valor de Desplazamiento se restará del valor encontrado en los bits [23:16] y será la temperatura.

El procesador se las arreglará a esta temperatura media ajustando la frecuencia de los distintos dominios. El Tj instantáneo puede superar brevemente la temperatura media. La magnitud y la duración del rebasamiento se gestionan mediante el valor de ventana de tiempo (Tau).

Este mecanismo de gestión térmica de temperatura media es adicional, y no en lugar de la gestión térmica TjMAX. Es decir, si el desplazamiento de activación TCC es 0 o no, la activación TCC ocurrirá en TjMAX.

4.2.3.1.2 Control de frecuencia / voltaje

Tras la activación del Monitor Térmico Adaptativo, el procesador intenta reducir dinámicamente la temperatura del procesador reduciendo la frecuencia y el punto de funcionamiento de voltaje. Los puntos de funcionamiento son calculados automáticamente por el propio núcleo IA del procesador y no requieren que el BIOS los programe como con las generaciones anteriores de procesadores Intel. El núcleo IA del procesador escalará los puntos de funcionamiento de tal forma que: • El voltaje se optimizará de acuerdo con la temperatura, la relación de bus de núcleo IA del procesador y el número de núcleos IA del procesador en estados C profundos. • La potencia y la temperatura del núcleo IA del procesador se reducen al tiempo que minimizan la degradación del rendimiento.

Ficha técnica, Volumen 1 de 2 68 Gestión Térmica

Una vez que la temperatura ha bajado por debajo de la temperatura del disparo, la frecuencia de funcionamiento y el voltaje volverán al punto de funcionamiento normal del sistema.

Una vez que se resuelve una relación frecuencia/bus de destino, el núcleo iA del procesador pasará automáticamente al nuevo destino. • En una transición de punto de operación hacia arriba, la transición de voltaje precede a la transición de frecuencia. • En una transición hacia abajo, la transición de frecuencia precede a la transición de voltaje. • El procesador sigue ejecutando instrucciones. Sin embargo, el procesador detendrá la ejecución de instrucciones para transiciones de frecuencia.

Si se inicia una transición Intel SpeedStep® Tecnología/Estado P mejorada basada en la carga del procesador (mediante escritura MSR) mientras el Monitor térmico adaptable está activo, hay dos resultados posibles: • Si la frecuencia de destino del estado P es mayor que la frecuencia de destino optimizada del núcleo IA del procesador, la transición del estado P se aplazará hasta que se haya completado el evento térmico. • Si la frecuencia de destino del estado P es inferior a la frecuencia de destino optimizada del núcleo IA del procesador, el procesador pasará al punto de funcionamiento del estado P.

4.2.3.1.3 Modulación del reloj

Si los cambios de frecuencia/voltaje no pueden finalizar un evento de Monitor Térmico Adaptativo, el Monitor Térmico Adaptativo utilizará la modulación del reloj. La modulación del reloj se realiza alternativamente apagando y encendiendo los relojes en un ciclo de trabajo (relación entre el tiempo "encendido" del reloj y el tiempo total) específico del procesador. El ciclo de trabajo está configurado de fábrica al 25% encendido y 75% de descuento y no se puede modificar. El período del ciclo de trabajo se configura a 32 microsegundos cuando el monitor térmico adaptable está activo. Los tiempos de ciclo son independientes de la frecuencia del procesador. Se ha incluido una pequeña cantidad de histéresis para evitar la modulación excesiva del reloj cuando la temperatura del procesador está cerca de su temperatura máxima de funcionamiento. Una vez que la temperatura ha caído por debajo de la temperatura máxima de funcionamiento, y el temporizador de histéresis ha expirado, el monitor térmico adaptable queda inactivo y la modulación del reloj cesa. La modulación del reloj se activa automáticamente como parte de la activación del Monitor Térmico Adaptativo cuando los objetivos de frecuencia/voltaje están en su configuración mínima. El rendimiento del procesador se reducirá cuando la modulación del reloj esté activa. El snooping y el procesamiento de interrupciones se realizan de la manera normal mientras el Monitor Térmico Adaptativo está activo.

La modulación del reloj no se activará mediante el mecanismo de control de temperatura promedio del paquete.

4.2.3.2 Sensor térmico digital

Cada procesador tiene múltiples sensores térmicos digitales (DTS) en-die que detecta el procesador IA, GT y otras áreas de interés de temperatura instantánea.

69 Ficha técnica, Volumen 1 de 2 Gestión Térmica

Los valores de temperatura del DTS se pueden recuperar a través de: • Una interfaz de software que utiliza el procesador Model Specific Register (MSR). • Una interfaz de hardware del procesador.

Cuando la temperatura es recuperada por el procesador MSR, es la temperatura instantánea del DTS dado. Cuando la temperatura se recupera usando PECI, es el promedio de la temperatura DTS más alta en el paquete sobre una ventana de tiempo de 256 ms. Intel recomienda utilizar la temperatura notificada de PECI para el control térmico de la plataforma que se beneficia de un promedio, como el control de velocidad del ventilador. La temperatura media de DTS puede no ser un buen indicador de la activación del monitor térmico adaptable del paquete o aumentos rápidos de la temperatura que desencadena el bit de estado Fuera de especificación dentro del PACKAGE_THERM_STATUS (0x1B1) MSR y IA32_THERM_STATUS (0x19C) Msr.

La ejecución del código se detiene en los estados C1 o C- más profundos. La temperatura del paquete todavía se puede controlar a través de PECI en estados C más bajos.

A diferencia de los dispositivos térmicos tradicionales, el DTS emite una temperatura relativa a la temperatura máxima de funcionamiento admitida del procesador (TjMAX), independientemente del desplazamiento de activación TCC. Es responsabilidad del software convertir la temperatura relativa a una temperatura absoluta. La temperatura de referencia absoluta es legible en el TEMPERATURE_TARGET (0x1A2) MSR. La temperatura devuelta por el DTS es un entero negativo implícito que indica el desplazamiento relativo de TjMAX. El DTS no informa de temperaturas superiores a TjMAX. La lectura de temperatura relativa a DTS afecta directamente al punto de disparo del monitor térmico adaptable. Cuando un paquete DTS indica que ha alcanzado la activación TCC (una lectura de 0x0, excepto cuando se cambia el desplazamiento de activación TCC), el TCC se activará e indicará un evento del monitor térmico adaptable. Una activación TCC reducirá tanto la frecuencia del núcleo del procesador IA como la frecuencia del núcleo gráfico, el voltaje o ambos. Los cambios en la temperatura se pueden detectar utilizando dos umbrales programables ubicados en los MSR térmicos del procesador. Estos umbrales tienen la capacidad de generar interrupciones mediante el APIC local del núcleo IA del procesador. Consulte el Manual para desarrolladores de software Intel® 64 Architectures para obtener detalles específicos de registro y programación.

4.2.3.2.1 Precisión del sensor térmico digital (Taccuracy)

El error asociado con las mediciones de DTS no excederá de 5 oC dentro de todo el rango de funcionamiento.

4.2.3.2.2 Control de velocidad del ventilador con sensor térmico digital

El control de velocidad del ventilador basado en sensor térmico digital (TFAN) es una característica recomendada para lograr un rendimiento térmico óptimo. A la temperatura de TFAN, Intel recomienda la capacidad de refrigeración completa antes de que la lectura DTS alcance TjMAX.

Ficha técnica, Volumen 1 de 2 70 Gestión Térmica

4.2.3.3 Señal PROCHOT

EL procesador afirma el procesador procHOT (procesador caliente) cuando el TCC está activo. Solo existe un único pin PROCHOT en un nivel de paquete. Cuando cualquier temperatura DTS alcanza la temperatura de activación TCC, se afirmará la señal PROCHOT. Las directivas de aserción PROCHOT son independientes de la habilitación del Monitor térmico adaptable. La señal PROCHOT se puede configurar como:

Sólo entrada: PROCHOT es impulsado por un dispositivo externo.

Sólo salida: PROCHOT es impulsado por el procesador.

Bi-Directional: Tanto el procesador como el dispositivo externo pueden conducir la señal PROCHOT.

4.2.3.4 Sólo entrada PROCHOT

Se recomienda establecer de forma predeterminada la señal PROCHOT para introducir solo. El procesador solo supervisa las aserciones PROCHOT y no el nivel PROCHOT. La frecuencia máxima de alternancia de PROCHOT no debe exceder los 10Khz.

Cuando PROCHOT se establece en Entrada, solo se habilitan dos entidades: — PROCHOT rápido: Active hasta 10uS después de la aserción PROCHOT y reduzca la frecuencia del procesador a la mitad. — Algoritmo de degradación PROCHOT: diseñado para mejorar el rendimiento del sistema durante múltiples aserciones PROCHOT (explicación detallada en la sección 4.2.3.7)

4.2.3.5 Sólo salida PROCHOT

Estado heredado, PROCHOT es conducido por el procesador al dispositivo externo.

4.2.3.6 PROCHOT bidireccional #

Cuando se configura como una señal de entrada o bidireccional, PROCHOT se puede utilizar para proteger térmicamente otros componentes de la plataforma en caso de que se sobrecalienten también. El procesador solo supervisa las aserciones PROCHOT y no el nivel PROCHOT. La frecuencia máxima de alternancia PROCHOT no debe exceder los 10Khz

Cuando PROCHOT es conducido por un dispositivo externo: • El paquete pasará inmediatamente al estado P (Pn) más bajo admitido por los núcleos y núcleos gráficos (LFM) de IA del procesador. Esto es contrario a la respuesta del Monitor Térmico Adaptativo generada internamente. • La modulación del reloj no está activada.

El paquete del procesador permanecerá en el estado P admitido más bajo hasta que el sistema desafirme PROCHOT. El procesador se puede configurar para generar una interrupción tras la aserción y desaserción de la señal PROCHOT.

Cuando PROCHOT se configura como una señal bidireccional y el procesador afirma PROCHOT, es imposible que el procesador detecte una aserción del sistema de PROCHOT. La aserción del sistema tendrá que esperar hasta que el procesador

71 Ficha técnica, Volumen 1 de 2 Gestión Térmica

desafirme PROCHOT antes de que se pueda producir la acción PROCHOT debido a la aserción del sistema. Mientras que el procesador está caliente y afirmando PROCHOT, la potencia se reduce, pero la tasa de reducción es más lenta que la respuesta PROCHOT del sistema de < 100 us. El control térmico del procesador se realiza en incrementos más pequeños durante muchos milisegundos. Esto puede causar varios milisegundos de retraso a una aserción del sistema de PROCHOT mientras se afirma la función de salida.

4.2.3.7 Algoritmo de degradación PROCHOT

Algoritmo de degradación PROCHOT diseñado para mejorar el rendimiento del sistema tras varias aserciones consecutivas de EC PROCHOT. Durante cada procesador de aserción PROCHOT pasará inmediatamente al estado P (Pn) más bajo admitido por los núcleos iA del procesador y los núcleos gráficos (LFM). Al detectar varias aserciones consecutivas PROCHOT, el procesador reducirá la frecuencia máxima para reducir los eventos de aserciones PROCHOT. El procesador seguirá reduciendo la frecuencia hasta que no se detecten aserciones consecutivas. El procesador aumentará la frecuencia si no se producirán eventos de aserción PROCHOT consecutivos. Algoritmo de degradación PROCHOT habilitado solo cuando procHOT está configurado como entrada.

Ilustración 4-2. Descripción de la señal de degradación de PROCHOT

4.2.3.8 Protección del regulador de voltaje usando PROCHOT #

PROCHOT se puede utilizar para la protección térmica de reguladores de voltaje (VR). Los diseñadores de sistemas pueden crear un circuito para monitorear la temperatura de la REALIDAD Virtual y afirmar PROCHOT y, si está habilitado, activar el TCC cuando se alcanza el límite de temperatura de la VR. Cuando PROCHOT se configura como una señal bidireccional o de solo entrada, si el procesador reconoce la aserción del sistema de PROCHOT, dará lugar a una transición inmediata al estado P (Pn) más bajo admitido por los núcleos de IA del procesador y los núcleos gráficos. Los sistemas deben proporcionar una refrigeración adecuada para la realidad virtual y confiar en PROCHOT bidireccional solo como copia de seguridad en caso de fallo de refrigeración del sistema. En general, el diseño térmico del sistema debe permitir que el circuito de entrega de energía funcione dentro de su especificación de temperatura, incluso mientras el procesador está operando en su TDP.

Ficha técnica, Volumen 1 de 2 72 Gestión Térmica

4.2.3.9 Diseño de soluciones térmicas y comportamiento PROCHOT

Con una solución térmica correctamente diseñada y caracterizada, se prevé que PROCHOT sólo se afirmará durante períodos muy cortos de tiempo cuando se ejecutan las aplicaciones más intensivas en energía. Se espera que el impacto en el rendimiento del procesador debido a estos breves períodos de activación de TCC sea tan menor que sería inconmensurable. Sin embargo, una solución térmica poco diseñada que no es capaz de evitar la afirmación excesiva de PROCHOT en el entorno ambiente previsto puede: • Causar una pérdida de rendimiento notable. • Resultado de un funcionamiento prolongado a o por encima de la temperatura máxima de unión especificada y afectar a la fiabilidad a largo plazo del procesador. • Puede ser incapaz de enfriar el procesador incluso cuando el TCC está activo continuamente (en situaciones extremas).

4.2.3.10 Estados de baja potencia y comportamiento PROCHOT

Dependiendo de los niveles de potencia del paquete durante los estados C del paquete, EL PROCHOT de salida puede desaserarse mientras el procesador está inactivo a medida que se quita la alimentación de la señal. Al despertar, si el procesador todavía está activo, el PROCHOT reaparecerá, aunque normalmente la residencia de estado inactivo del paquete debe resolver cualquier problema térmico. La interfaz PECI está completamente operativa durante todos los estados C y se espera que la plataforma continúe administrando el núcleo iA del procesador y las térmicas del paquete incluso durante los estados inactivos sondeando regularmente los datos térmicos sobre PECI.

4.2.3.11 Señal THRMTRIP

Independientemente de habilitar los modos automático o bajo demanda, en caso de un fallo de enfriamiento catastrófico, el paquete se apagará automáticamente cuando el silicio haya alcanzado una temperatura elevada que corre el riesgo de dañar físicamente el producto. En este punto, la señal THRMTRIPse activará.

4.2.3.12 Detección de temperatura crítica

La detección de temperatura crítica se realiza mediante la supervisión de la temperatura del paquete. Esta función está pensada para un apagado correcto antes de que se active THRMTRIP. Sin embargo, la ejecución del procesador no está garantizada entre la temperatura crítica y THRMTRIP. Si el Monitor Térmico Adaptativo se activa y la temperatura permanece alta, un estado de temperatura crítico y una broca adhesiva se bloquean en el PACKAGE_THERM_STATUS (0x1B1) MSR y la condición también genera una interrupción térmica, si está habilitada.

4.2.3.13 Modo bajo demanda

El procesador proporciona un mecanismo auxiliar que permite al software del sistema forzar al procesador a reducir su consumo de energía mediante la modulación de reloj. Este mecanismo se conoce como modo "Bajo demanda" y es distinto del Monitor Térmico Adaptativo y PROCHOT bidireccional. Las plataformas de procesador no deben confiar en el uso de software de este mecanismo para limitar la temperatura del procesador. El modo bajo demanda se puede lograr mediante la emulación de E/S del procesador MSR o del chipset. El modo bajo demanda se puede utilizar junto con el

73 Ficha técnica, Volumen 1 de 2 Gestión Térmica

monitor térmico adaptable. Sin embargo, si el software del sistema intenta habilitar el modo bajo demanda al mismo tiempo que se activa el TCC, el ciclo de trabajo configurado de fábrica del TCC anulará el ciclo de trabajo seleccionado por el modo bajo demanda. Si los modos On-Demand basados en E/S y MSR están en conflicto, el ciclo de trabajo seleccionado por el modo On-Demand basado en emulación de E/S tendrá prioridad sobre el modo bajo demanda basado en MSR.

4.2.3.14 Modo bajo demanda basado en MSR

Si el bit 4 del IA32_CLOCK_MODULATION MSR se establece en 1, el procesador reducirá inmediatamente su consumo de energía mediante la modulación del procesador interno IA core clock, independientemente de la temperatura del procesador. El ciclo de trabajo de la modulación del reloj es programable usando los bits [3:1] del mismo IA32_CLOCK_MODULATION MSR. En este modo, el ciclo de trabajo se puede programar en incrementos del 12,5% o del 6,25% (detectable mediante CPUID). La limitación térmica mediante este método modulará el reloj de cada núcleo IA del procesador de forma independiente.

4.2.3.15 Modo bajo demanda basado en emulación de E/S

La modulación de reloj basada en emulación de EMulación de E/S proporciona soporte heredado para el software del sistema operativo que inicia la modulación de reloj a través de escrituras de E/S en registros de control de reloj de procesador definidos ACPI en el chipset (PROC_CNT). La limitación térmica mediante este método modulará todos los núcleos de IA del procesador simultáneamente.

4.2.4 Administración térmica de memoria Intel®

El procesador proporciona protección térmica para la memoria del sistema mediante la limitación del tráfico de memoria cuando se utilizan módulos DIMM o una implementación de memoria aindulación. El procesador admite dos niveles de limitación, ya sea un umbral de acceso o un umbral de acceso rápido que se puede personalizar a través de registros de E/S asignados a memoria. La limitación basada en el umbral de calentamiento debe ser un nivel intermedio de limitación. La limitación basada en el umbral de acceso rápido debe ser la más grave. El procesador controla dinámicamente la cantidad de limitación.

El sensor térmico on Die (ODTS) utiliza un sensor térmico físico en los dados DRAM. ODTS está disponible para DDR4 y LPDDR4/x. Se utiliza para ajustar la frecuencia de actualización de acuerdo con la temperatura dRAM. El controlador de memoria lee LPDDR4/x MR4 o DDR4 MR3 y configura la frecuencia de actualización DDR en consecuencia.

§ §

Ficha técnica, Volumen 1 de 2 74 Memoria

5 Memoria

5.1 Interfaz de memoria del sistema

5.1.1 Matriz de soporte de SKU del procesador

Mesa 5-1. Tabla de matriz de soporte DDR

Tecnología DDR4 LPDDR4/x

Procesador U U/Y

Frecuencia máxima [MT/s] 3200 3733

VDDQ6 [V] 1.2 1.1

VDD26 [V] 1.2 1.1

Canales x Bits 2 x 64 4 x 32

DPC1 1-

RPC2 22

Densidad de troquel [Gb] 8,16 4,8

Modo Mapa de Bolas IL3/NIL Nula

Notas: 1. 1DPC se refiere a cuando solamente se rutea la ranura 1DIMM por canal. 2. RPC: Rango por canal. 3. Colocaciones De Interleave SoDIMM/MD como mariposa o back-to-back compatibles con el modo de mapa de bolas no entrelazado en la línea de procesador U 4. La reducción de memoria de todas las tecnologías debe implementarse homogénea significa que todos los dispositivos DRAM deben ser del mismo proveedor y tener el mismo número de pieza. La implementación de una combinación de dispositivos DRAM puede causar problemas funcionales y de integridad de señal graves. 5. No hay soporte para módulos de memoria con diferentes tecnologías o capacidades en lados opuestos del mismo módulo de memoria. Si se rellena un lado de un módulo de memoria, el otro lado es idéntico o vacío. 6. LPDDR4/x Procesador VDDQ es 1.1V. LPDDR4 DRAM VDDQ voltaje es 1.1V, VDD2 es 1.1V LPDDR4x DRAM VDDQ voltaje es 0.6V, VDD2 es 1.1V

Mesa 5-2. Matriz de soporte de tecnología DDR (Hoja 1 de 2)

Recuento Formato DDR4 LPDDR4 LPDDR4x de bolas

Sodimm 260 U - -

SODIMM + ECC 260 U - -

x16 SDP (1R)1 96 U - -

x16 DDP (1R)1,2 96 U - -

x8 SDP (1R)1 78 U - -

x32 (1R, 2R)1 200 - Y, U Y, U

x64 (1R, 2R)1,3 432 - Y,U Y,U

64 (1R, 2R)1,4 556 - - Y

75 Ficha técnica, Volumen 1 de 2 Memoria

Mesa 5-2. Matriz de soporte de tecnología DDR (Hoja 2 de 2)

Nota: 1. La reducción de memoria de todas las tecnologías debe implementarse de manera homogénea, lo que significa que todos los dispositivos DRAM deben ser del mismo proveedor y tener el mismo número de pieza. La implementación de una combinación de dispositivos DRAM puede causar problemas funcionales y de integridad de señal graves. 2. DDPx16 está pendiente de disponibilidad de muestra. 3. La topología del procesador U LP4/4x x64 es topología no POR. 4. La topología de bola del procesador Y LP4/4x 556 es topología no POR.

Mesa 5-3. DDR Capacidad máxima por sistema

Línea de LP4/x x32 (2x 8Gb) DDR4 1DPC 8Gb DDR4 1DPC 16Gb procesador

U 32GB 32GB 64GB

Y 32GB No se aplica No se aplica

Nota: 1. Intel mantiene una capacidad máxima de 64 GB en 1DPC y 2DPC, en el futuro los productos en el futuro utilizarán una frecuencia DDR más alta y mantendrá solo el soporte 1DPC y una capacidad máxima de 64 GB.

Mesa 5-4. LPDDR4/x Reglas de población de subcanales

Número de DRADI Tipo de DRAM Población subcanal

1 x32 No se aplica

1 2x32DRAM 0 está conectado al subcanal A DRAM 1 está conectado al subcanal C 1 3 x32 No se aplica

DRAM 0 está conectado al subcanal A 4x32DRAM 1 está conectado al subcanal B DRAM 2 está conectado al subcanal C DRAM 3 está conectado al subcanal D

1 x64 DRAM 0 está conectado a los subcanales A y C 1

DRAM 0 está conectado a los subcanales A y C DRAM 1 está conectado a los subcanales B y D 2x64o DRAM 0 está conectado a los subcanales A y B DRAM 1 está conectado a los subcanales C y D

Nota: 1. Conectar la DRAM 0 al subcanal Ay B en consecuencia es posible, pero menos preferido como A y C están optimizados para el rendimiento/ancho de banda.

Mesa 5-5. SA Speed Enhanced Speed Steps (SA-GV) y Gear Mode Frequencies (Hoja 1 de 2)

Velocidad SAGV-Low DDR SAGV-High3 DDR SAGV-Max BW DDR Tecnología máxima DDR CLK, Engranaje CLK, Engranaje CLK, Engranaje [MT/s]

2666 2133, G2 U - 2400, G1 2666, G2

DDR4 2933 2133, G2 U - 2400, G1 2933, G2

3200 2133, G2 U - 2400, G1 3200, G2

Ficha técnica, Volumen 1 de 2 76 Memoria

Mesa 5-5. SA Speed Enhanced Speed Steps (SA-GV) y Gear Mode Frequencies (Hoja 2 de 2)

Velocidad SAGV-Low DDR SAGV-High3 DDR SAGV-Max BW DDR Tecnología máxima DDR CLK, Engranaje CLK, Engranaje CLK, Engranaje [MT/s]

Y - 3200, G1 3200 2133, G2 3200, G2 U - 2400, G1 LPDDR4/x Y - 3200, G1 3733 2133, G2 3733, G2 U - 2400, G1

Notas: 1. El procesador admite tecnología de engranaje dinámico donde el controlador de memoria puede funcionar a una relación 1:1 (Gear-1, modo legacy) o 1:2 (modo Gear-2) de velocidad DRAM. La relación de engranajes es la relación entre la velocidad de La DRAM y el reloj del controlador de memoria. Ancho de canal MC igual a ancho de canal DDR multiplicar por relación de engranajes. 2. Modos SA-GV a. Baja- Punto de baja frecuencia, punto de potencia mínimo. Caracterizado por baja potencia, bajo BW, alta latencia. El sistema se mantendrá en este punto durante el consumo de BW bajo a moderado. b. Mid - Punto de ancho de banda máximo, este punto es el punto BW máximo posible, la DRAM freq limitada por Silicon Configuration/BIOS/SPD. Caracterizado por la potencia moderada y la latencia, alto BW. Este punto está destinado a gt alto y moderada-alta IA BW c. Alto - High Point, el punto de latencia de memoria mínimo, caracterizado por alta potencia, baja latencia, BW moderado. Solo durante las cargas de trabajo de rendimiento de IA, el sistema cambiará a este punto y solo en caso de que este punto pueda proporcionar suficiente BW. 3. High Point por SKU es el destino de soporte opcional para QS.

Mesa 5-6. Configuraciones de módulo SODIMM DDR4 no ECC compatibles (línea U- Processor)

N.o de Versión Tecnología N.o de N.o de Velocid Capacida bancos Tamañ de de Organización dispositi N.o de Row/Col ad (MT/ d de dentro o de tarjeta dispositivos DRAM vos rangos Address s) DIMM de la página raw DRAM DRAM Bits DRAM

A 3200 8 gb 8 gb 1024M x 8 8 1 16/10 16 8K

A 3200 16 gb 16 gb 2048M x 8 8 1 17/10 16 8K

C 3200 4GB 8 gb 512M x 16 4 1 16/10 8 8K

C 3200 8 gb 16 gb 1024M x 16 4 1 17/10 8 8K

E 3200 16 gb 8 gb 1024M x 8 16 2 16/10 16 8K

E 3200 32GB 16 gb 2048M x 8 16 2 17/10 16 8K

Mesa 5-7. Configuraciones de dispositivos de memoria descendente DDR4 compatibles (línea U-Processor) (Hoja 1 de 2)

Tipo PKG Rango Banco Tam Capacida Densid Veloci (bits de Organización Densida Muere Rango PKGs del s año d máxima ad de dad matriz x DRAM / Tipo d del por por Por disposit dentr de del la (MT/s) bits de de paquete paquete canal canal canal ivo o de pági sistema3 matriz paquete) físico DRAM na

32GB 3200 SDP 8x8 1024Mx8 8 gb 8 gb 16 2 16 1 16 8K

64GB 3200 SDP 8x8 2048Mx8 16 gb 16 gb 16 2 16 1 16 8K

8 gb 3200 SDP 16x16 512Mx16 8 gb 8 gb 4 1 4 1 8 8K

16GB1 3200 SDP 16x16 1024Mx16 16 gb 16 gb 4 1 4 1 8 8K

16 gb 3200 DDP 8x16 1024Mx16 16 gb 8 gb 8 1 4 1 16 8K

32GB2,3 3200 DDP 8x16 2048Mx16 32Gb 16 gb 8 1 4 1 16 8K

77 Ficha técnica, Volumen 1 de 2 Memoria

Mesa 5-7. Configuraciones de dispositivos de memoria descendente DDR4 compatibles (línea U-Processor) (Hoja 2 de 2)

Tipo PKG Rango Banco Tam Capacida Densid Veloci (bits de Organización Densida Muere Rango PKGs del s año d máxima ad de dad matriz x DRAM / Tipo d del por por Por disposit dentr de del la (MT/s) bits de de paquete paquete canal canal canal ivo o de pági sistema3 matriz paquete) físico DRAM na

Notas: 1. Para SDP: 1Rx16 con densidad de matriz de 16 Gb- la capacidad máxima del sistema es de 16 GB. 2. Para DDP: 1Rx16 con densidad de matriz de 16 Gb- la capacidad máxima del sistema es de 32 GB. 3. Pendiente de disponibilidad de muestra. 4. La capacidad máxima del sistema se refiere al sistema con dos canales poblados.

5.1.1.1 LPDDR4/x Módulos y dispositivos de memoria compatibles

Mesa 5-8. Configuraciones de DMM LPDDR4/x x 32 compatibles (línea y/u-procesador)

Capacidad Tipo PKG (bits de Densidad de máxima del matriz por Ch x bits matriz por Densidad PKG Rango por PKGs sistema4 PKG)2 canal

4 GB DDP 16x32 4 Gb 8 Gb 1

8 GB QDP 16x32 4 Gb 16 Gb 2

8 GB DDP 16x32 8 Gb 16 Gb 1

16 GB QDP 16x32 8 Gb 32 Gb 2

32GB ODP 16x32 (modo byte) 8 Gb 64 Gb 2 Notas: 1. x32 dispositivos BGA son 200 bolas. 2. DDP - Paquete de troquel doble, paquete QDP, paquete de troquel cuádruple, paquete de troquel ODP- octal. 3. Cada canal LPDDR4 incluye dos subcanales. 4. La capacidad máxima del sistema se refiere al sistema con los cuatro subcanales poblados.

Mesa 5-9. Configuraciones de DMM LPDDR4/x x x64 compatibles (línea U/Y-Processor)

Tipo PKG (bits Recuent Capacidad Densidad Canales Línea de Rango de matriz por o de Densida máxima del de matriz DRAM procesad por Ch x bits bolas d PKG sistema4 por canal por PKGs or PKGs PKG)2 por PKG

8 GB QDP 16x64 8 Gb 432 32 Gb 4 U/Y 1

16 GB ODP 16x64 8 Gb 432 64 Gb 4 U/Y 2

8 GB1 QDP 16x64 8 Gb 556 32 Gb 4 Y 1

16 GB1 ODP 16x64 8 Gb 556 64 Gb 4 Y 2 Notas: 1. La topología de bola del procesador Y LP4/4x 556 es topología no POR. 2. Paquete de troquel cuádruple QDP, paquete de troquel ODP-Octal. 3. Cada canal LPDDR4 incluye dos subcanales. 4. La capacidad máxima del sistema se refiere al sistema con los cuatro subcanales poblados.

5.1.2 Soporte de temporización de memoria del sistema

El IMC soporta los siguientes DDR Speed Bin, CAS Write Latency (CWL), y los tiempos del modo de señal de comando en la interfaz de memoria principal: • tCL - Latencia CAS • tRCD - Activar comando para leer o escribir retardo de comando

Ficha técnica, Volumen 1 de 2 78 Memoria

• tRP - Período de comandos PRECHARGE • tRPb - Tiempo de PRECHARGE por banco • tRPab - tiempo de PRECHARGE de todo el banco • CWL - Latencia de escritura CAS • Modos de señal de comando: — 1N indica que se puede emitir un nuevo comando DDR4/LPDDR4 cada reloj — 2N indica que se puede emitir un nuevo comando DDR4 cada dos relojes Mesa 5-10. Ddr4 Soporte de tiempo de memoria del sistema

Velocidad de Dispositivo Modo transferencia tCL (tCK) tRCD (ns) tRP (ns) CWL (tCK) Dpc DRAM CMD (MT/s)

9,10,11,12,14, DDR4 3200 22 13.75 13.75 12n 16,18,20

Mesa 5-11. LpDDR4/x Soporte de sincronización de memoria del sistema

Velocidad de Dispositivo WL (tCK) modo transferencia tCL (tCK) tRCD (ns) tRPpb (ns) tRPab (ns) DRAM Set B (MT/s)

LPDDR4/x x8 3733 36 18 18 21 30

x16 3733 32 18 18 21 30

5.1.3 Modos de organización del controlador de memoria del sistema

El IMC admite dos modos de organización de memoria, de un solo canal y de doble canal. Dependiendo de cómo se pueblan los módulos DDR Schema y DIMM en cada canal de memoria, puede existir varias configuraciones diferentes.

Modo de un solo canal

En este modo, todos los ciclos de memoria se dirigen a un solo canal. El modo de canal único se utiliza cuando los conectores DIMM de canal A o de canal B se rellenan en cualquier orden, pero no ambos.

Modo de doble canal: modo de tecnología de memoria Intel® Flex

El IMC es compatible con el modo de tecnología de memoria Intel Flex. La memoria se divide en una zona simétrica y asimétrica. La zona simétrica comienza en la dirección más baja de cada canal y es contigua hasta que comienza la zona asimétrica o hasta que se alcanza la dirección superior del canal con la capacidad más pequeña. En este modo, el sistema se ejecuta con una zona de modo de canal dual y una zona de modo de canal único, simultáneamente, en toda la matriz de memoria.

Nota: Los canales A y B se pueden asignar para los canales físicos 0 y 1 respectivamente o viceversa; sin embargo, el tamaño del canal A debe ser mayor o igual que el tamaño del canal B.

79 Ficha técnica, Volumen 1 de 2 Memoria

Ilustración 5-1. Operaciones de la tecnología de memoria intel®Flex

TOM

C Non interleaved access

B C

Dual channel interleaved access B B B

CH A CH B

CH A and CH B can be configured to be physical channels 0 or 1 B – The largest physical memory amount of the smaller size memory module C – The remaining physical memory amount of the larger size memory module

Modo simétrico de doble canal (modo entrelazado) El modo simétrico de doble canal, también conocido como modo entrelazado, proporciona el máximo rendimiento en aplicaciones del mundo real. Las direcciones se ping-ponged entre los canales después de cada línea de caché (límite de 64 bytes). Si hay dos solicitudes y la segunda solicitud es a una dirección en el canal opuesto de la primera, esa solicitud se puede enviar antes de que se devuelvan los datos de la primera solicitud. Si se solicitan dos líneas de caché consecutivas, ambas se pueden recuperar simultáneamente, ya que se aseguran de estar en canales opuestos. Utilice el modo simétrico de doble canal cuando los conectores DIMM de canal A y b se rellenan en cualquier orden, siendo la cantidad total de memoria en cada canal la misma. Cuando ambos canales se pueblan con la misma capacidad de memoria y el límite entre la zona de canal dual y la zona de canal único es la parte superior de la memoria, IMC funciona completamente en modo simétrico de doble canal.

Nota: La tecnología y el ancho del dispositivo DRAM pueden variar de un canal a otro.

5.1.4 Frecuencia de memoria del sistema

En todos los modos, la frecuencia de memoria del sistema es la frecuencia más baja de todos los módulos de memoria colocados en el sistema, según se determina a través de los registros SPD en los módulos de memoria. El controlador de memoria del sistema admite un único conector DIMM por canal. Si los módulos DIMM con latencia diferente se rellenan a través de los canales, el BIOS utilizará las latencias más lentas de las dos latencias para ambos canales. Para los modos de doble canal, ambos canales deben tener un conector DIMM rellenado. Para el modo de canal único, solo un solo canal puede tener un conector DIMM rellenado.

Ficha técnica, Volumen 1 de 2 80 Memoria

5.1.5 Mejoras tecnológicas de Intel® acceso rápido a la memoria (Intel® FMA)

En las secciones siguientes se describen las mejoras de la tecnología Intel FMA Just-In- Time Scheduling, Command Overlap y Out-of-Order Scheduling.

Programación de comandos Just-In-Time

El controlador de memoria tiene un programador de comandos avanzado donde todas las solicitudes pendientes se examinan simultáneamente para determinar la solicitud más eficiente que se emitirá a continuación. La solicitud más eficaz se selecciona de todas las solicitudes pendientes y se emite a la memoria del sistema Just-in-Time para hacer un uso óptimo de Command Overlapping. Por lo tanto, en lugar de tener todas las solicitudes de acceso a la memoria pasan individualmente a través de un mecanismo de arbitraje que obliga a ejecutar las solicitudes de una en una, se pueden iniciar sin interferir con la solicitud actual que permite la emisión simultánea de solicitudes. Esto permite optimizar el ancho de banda y reducir la latencia mientras se mantiene el espaciado de comandos adecuado para cumplir con el protocolo de memoria del sistema.

Superposición de comandos

La superposición de comandos permite la inserción de los comandos DRAM entre los comandos Activar, Precargar y Leer/Escritura utilizados normalmente, siempre que los comandos insertados no afecten al comando que se está ejecutando actualmente. Se pueden emitir varios comandos de forma superpuesta, lo que aumenta la eficiencia del protocolo de memoria del sistema.

Programación fuera de orden Al aprovechar las mejoras Just-In-Time Scheduling y Command Overlap, iMC supervisa continuamente las solicitudes pendientes a la memoria del sistema para el mejor uso del ancho de banda y la reducción de la latencia. Si hay varias solicitudes a la misma página abierta, estas solicitudes se iniciarían de forma posterior a la espalda para hacer un uso óptimo de la página de memoria abierta. Esta capacidad de reordenar las solicitudes sobre la marcha permite que el IMC reduzca aún más la latencia y aumente la eficiencia del ancho de banda. 5.1.6 Scrambling de datos El controlador de memoria del sistema incorpora una función de codificación de datos para minimizar el impacto de di/dt excesivo en los VR de memoria del sistema de plataforma debido a los sucesivos 1s y 0s en el bus de datos. La experiencia pasada ha demostrado que el tráfico en el bus de datos no es aleatorio y puede tener energía concentrada en armónicos espectrales específicos creando alta di/dt que generalmente está limitada por patrones de datos que excitan la resonancia entre la inductancia del paquete y en las capacitancias de matriz. Como resultado, el controlador de memoria del sistema utiliza una función de codificación de datos para crear patrones pseudoaleatorios en el bus de datos de memoria del sistema para reducir el impacto de cualquier di/dt excesivo.

5.1.7 Intercambio de datos

De forma predeterminada, el procesador admite el intercambio de datos a bordo de dos maneras (para todos los segmentos y tecnologías DRAM):

81 Ficha técnica, Volumen 1 de 2 Memoria

• El intercambio de bytes (8 DQ + DQS _N + DQS_P) se permite el intercambio dentro de un canal. Para LPDDR4/x, se permite el intercambio de bytes dentro de cada subcanal de 32 bits. • El intercambio de bits se permite dentro de cada byte.

5.1.8 Entrelazado de E/S DDR

El procesador soporta el entrelazado de E/S, que tiene la capacidad de intercambiar bytes DDR por consideraciones de ruteo. EL BIOS configura el modo de entrelazado de E/S antes del entrenamiento DDR.

Nota: El paquete de línea Y/U-Processor está optimizado solo para el modo de no entrelazado (NIL).

Hay dos modos compatibles: • Intercalación (IL) • No entrelazado (NIL) La siguiente tabla y figura describelan la asignación de pines entre los modos IL y NIL.

Mesa 5-12. Asignación de pines de los modos de entrelazado (IL) y no entrelazado (NIL)

IL (DDR4) NIL (DDR4) NIL (LPDDR4)

Canal Byte Canal Byte Subcanal Byte

DDR0 Byte0 DDR0 Byte0 DDR_A Byte0

DDR0 Byte1 DDR0 Byte2 DDR_A Byte2

DDR0 Byte2 DDR0 Byte4 DDR_B Byte0

DDR0 Byte3 DDR0 Byte6 DDR_B Byte2

DDR0 Byte4 DDR1 Byte0 DDR_C Byte0

DDR0 Byte5 DDR1 Byte2 DDR_C Byte2

DDR0 Byte6 DDR1 Byte4 DDR_D Byte0

DDR0 Byte7 DDR1 Byte6 DDR_D Byte2

DDR1 Byte0 DDR0 Byte1 DDR_A Byte1

DDR1 Byte1 DDR0 Byte3 DDR_A Byte3

DDR1 Byte2 DDR0 Byte5 DDR_B Byte1

DDR1 Byte3 DDR0 Byte7 DDR_B Byte3

DDR1 Byte4 DDR1 Byte1 DDR_C Byte1

DDR1 Byte5 DDR1 Byte3 DDR_C Byte3

DDR1 Byte6 DDR1 Byte5 DDR_D Byte1

DDR1 Byte7 DDR1 Byte7 DDR_D Byte3

Notas: Y/U- solo admite NIL.

Ficha técnica, Volumen 1 de 2 82 Memoria

Ilustración 5-2. Asignación de modos de entrelazado (IL) y no entrelazado (NIL)

Interleave back to back Non-Interleave side by side

Ch B Ch B Ch B Ch B DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL Ch A Ch B DQ/DQS DQ/DQS Ch A Ch A Ch A Ch A DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL

Ch A SoDIMM Ch A SoDIMM Ch B SoDIMM

Ch B SoDIMM

5.1.9 Intercambio de datos

De forma predeterminada, el procesador admite el intercambio de datos a bordo de dos maneras (para todos los segmentos y tecnologías DRAM): • byte (DQ+DQS) intercambiando entre bytes en el mismo canal. • intercambio de bits dentro de un byte específico. Se permite el intercambio de bits ECC.

5.1.10 Generación de relojes DRAM

Cada rango soportado tiene un par de reloj diferencial. Hay un total de cuatro pares de reloj conducidos directamente por el procesador a la DRAM.

5.1.11 Generación de voltaje de referencia DRAM

El controlador de memoria tiene la capacidad de generar el voltaje de referencia LPDDR4 y DDR4 (VREF) internamente para las operaciones de lectura y escritura. El VREF generado se puede cambiar en pequeños pasos, y se determina un valor VREF óptimo para ambos durante un arranque en frío a través de procedimientos de entrenamiento avanzados con el fin de proporcionar el mejor voltaje para lograr los mejores márgenes de señal.

5.1.12 Swizzling de datos

Todas las líneas de procesador no tienen DDR troquelado a paquete.

5.2 Administración de energía del controlador de memoria integrado (IMC)

La memoria principal es la energía gestionada durante el funcionamiento normal y en los estados C ACPI de baja potencia.

83 Ficha técnica, Volumen 1 de 2 Memoria

5.2.1 Deshabilitación de salidas de memoria del sistema no utilizadas

Cualquier señal de interfaz de memoria del sistema (SM) que vaya a una memoria en la que no esté conectada a ningún dispositivo de memoria real (como el conector SODIMM se despobla, o es de un solo lado) se tri-declara. Los beneficios de deshabilitar las señales SM no utilizadas son: • Menor consumo de energía. • Se han reducido los posibles problemas de calidad de la señal de rebasamiento/ subnivelación vistos por los receptores de búfer de E/S del procesador causados por las reflexiones de las líneas de transmisión potencialmente no terminadas. • Cuando no se rellena un rango determinado, no se accionan las señales de control correspondientes (CLK_P/CLK_N/CKE/ODT/CS).

En el restablecimiento, se debe suponer que todas las filas se rellenan, hasta que se pueda demostrar que no se rellenan. Esto se debe al hecho de que cuando la CKE se tri-dice con un DART presente, los DMAM no están garantizados para mantener la integridad de los datos. El BIOS debe habilitar el triestado CKE cuando proceda, ya que en el restablecimiento se debe suponer que todas las filas se rellenan.

5.2.2 Administración e inicialización de energía DRAM

El procesador implementa un amplio soporte para la administración de energía en la interfaz de memoria. Cada canal impulsa 4 pines CKE, uno por rango.

El CKE es uno de los medios de ahorro de energía. Cuando el CKE está apagado, el reloj interno DDR se inhabilita y la potencia DDR se reduce. El ahorro de energía difiere según el modo seleccionado y el tipo DDR utilizado. Para más información, refiera a la tabla IDD en la especificación DDR.

El procesador admite cuatro tipos diferentes de modos de apagado en el estado del paquete C0. Los diferentes modos de apagado se pueden habilitar mediante la configuración del registro de configuración PM PDWN. El tipo de apagado CKE se puede configurar con el PDWN_mode (bits 15:12) y el temporizador inactivo se puede configurar con el PDWN_idle_counter (bits 11:0).

Los diferentes modos de apagado soportados son: • Sin apagado (desactivación DE LA CKE) • Apagado activo (APD): Este modo se introduce si hay páginas abiertas al anular la aserción de CKE. En este modo se conservan las páginas abiertas. El ahorro de energía en este modo es el más bajo. El consumo de energía de DDR se define mediante IDD3P. Salir de este modo es multado por tXP – pequeño número de ciclos. Para este modo, DRAM DLL debe estar activado. • PPD/DLL-off: En este modo los archivos DLL de entrada de datos en DDR están desactivados. El ahorro de energía en este modo es el mejor entre todos los modos de potencia. El consumo de energía se define mediante IDD2P. Salir de este modo se define mediante los ciclos tXP, pero también tXPDLL (10–20 según el tipo DDR) hasta que se permite la primera transferencia de datos. Para este modo, DRAM DLL debe estar desactivado. • Apagado precargado (PPD): Este modo se introduce si todos los bancos en DDR se cargan previamente al desafirmante EL CKE. El ahorro de energía en este modo es intermedio, mejor que el APD, pero menos que el archivo DLL-off. El consumo de

Ficha técnica, Volumen 1 de 2 84 Memoria

energía se define mediante IDD2P. La salida de este modo se define mediante tXP. La diferencia con el modo APD es que cuando se copian, todos los búferes de página están vacíos.) El LPDDR no tiene un archivo DLL. Como resultado, el ahorro de energía es tan bueno como PPD/DDL-off, pero tendrá menor latencia de salida y mayor rendimiento.

La CKE se determina por rango, siempre que está inactiva. Cada rango tiene un contador inactivo. El contador inactivo comienza a contar tan pronto como el rango no tiene accesos, y si expira, el rango puede entrar en el poder hacia abajo mientras que no hay nuevas transacciones en el rango llega a las colas. El contador inactivo comienza a contar en la última llegada de la transacción entrante. Es importante entender que puesto que la decisión de apagado es por rango, el IMC puede encontrar muchas oportunidades para apagar rangos, incluso mientras ejecuta aplicaciones que consumen mucha memoria; los ahorros son significativos (pueden ser pocos vatios, de acuerdo con las especificaciones DDR). Esto es significativo cuando cada canal se rellena con más rangos.

La selección de los modos de potencia debe ser de acuerdo con el rendimiento de potencia o el comercio térmico fuera de un sistema dado: • Cuando se intenta lograr el máximo rendimiento y la potencia o la consideración térmica no es un problema: no utilice ningún apagado. • En un sistema que intenta minimizar el consumo de energía, intente utilizar el modo de apagado más profundo posible : PPD/DLL-off con un valor de temporizador de inactividad bajo. • En sistemas de alto rendimiento con embalaje denso (es decir, diseño térmico complicado) se debe considerar el modo de apagado para reducir la calefacción y evitar la limitación DDR causada por la calefacción.

El valor predeterminado que el BIOS configura en el registro de configuración PM PDWN es 6080, es decir, el modo PPD/DLL-off con el temporizador inactivo de 0x80 (128 DCLK). Este es un ajuste equilibrado con el modo de apagado profundo y el valor moderado del temporizador inactivo.

El recuento de expiración del temporizador de inactividad define el número de DCLKs que un rango está inactivo que provoca la entrada al modo de alimentación seleccionado. Como este temporizador se fija a un tiempo más corto el IMC tendrá más oportunidades de poner el DDR en el apagado. No hay ningún gancho de BIOS para establecer este registro. Los clientes que elijan cambiar el valor de este registro pueden hacerlo cambiándolo en el BIOS. Para los experimentos, este registro se puede modificar en tiempo real si el BIOS no bloquea los registros IMC.

5.2.2.1 Rol de inicialización de CKE

Durante el encendido, el CKE es la única entrada a la SDRAM que tiene su nivel reconocido (excepto el pin de reinicio) una vez que se aplica la energía. Debe ser accionado BAJO por el controlador DDR para asegurarse de que los componentes SDRAM flotan DQ y DQS durante el encendido. Las señales CKE permanecen BAJAS (mientras cualquier restablecimiento está activo) hasta que el BIOS escribe en un registro de configuración. Usando este método, se garantiza que la CKE permanezca inactiva durante mucho más tiempo que los 200 microsegundos especificados después de que la alimentación y los relojes a los dispositivos SDRAM sean estables.

85 Ficha técnica, Volumen 1 de 2 Memoria

5.2.2.2 Auto-actualización condicional

Durante el estado de inactividad de S0, la memoria del sistema puede colocarse condicionalmente en estado de actualización automática cuando el procesador está en el paquete C3 o en un estado de energía más profundo. Consulte Section 3.3.1.1, “Administración de energía de memoria rápida ® Intel (Intel® RMPM)” para obtener más información sobre la actualización automática condicional con Intel HD Graphics habilitado.

Al entrar en el estado S3 – Suspend-to-RAM (STR) o la autoactualización condicional de S0, el núcleo de IA del procesador vacía los ciclos pendientes y, a continuación, entra en los rangos SDRAM que no son utilizados por los gráficos del procesador en la actualización automática. Las señales CKE permanecen bajas para que los dispositivos SDRAM realicen la autoactualización. El comportamiento de destino es escribir la actualización automática para los estados de alimentación del paquete C3 o más profundos, siempre y cuando no haya solicitudes de memoria para el servicio.

5.2.2.3 Apagado dinámico

El apagado dinámico de la memoria se emplea durante el funcionamiento normal. En función de las condiciones de inactividad, un rango de memoria determinado puede estar apagado. El IMC implementa el control CKE agresivo para poner dinámicamente los dispositivos DRAM en un estado de apagado. El controlador de núcleo IA del procesador se puede configurar para poner los dispositivos en encendido activo (desaserción CKE con páginas abiertas) o precargar el apagado (desaserción CKE con todas las páginas cerradas). El apagado por adelantado proporciona un mayor ahorro de energía, pero tiene un mayor impacto en el rendimiento, ya que todas las páginas se cerrarán primero antes de poner los dispositivos en modo de apagado.

Si el apagado dinámico está habilitado, todos los rangos se activan antes de realizar un ciclo de actualización y todos los rangos se desactivan al final de la actualización.

5.2.2.4 Administración de energía de E/S de DRAM

Las señales no utilizadas deben desactivarse para ahorrar energía y reducir las interferencias electromagnéticas. Esto incluye todas las señales asociadas a un canal de memoria no utilizado. Las señales de relojes, CKE, ODT y CS se controlan por rango DIMM y se apagarán para rangos no utilizados.

El búfer de E/S para una señal no utilizada debe ser tri-stated (controlador de salida desactivado), el receptor de entrada (amplificador de detección diferencial) debe ser desactivado, y cualquier circuito DLL relacionado SOLAMENTE con las señales no utilizadas debe ser inhabilitado. La ruta de entrada debe ser cerrada para evitar resultados no esenciales debido al ruido en las señales no utilizadas (normalmente manejado automáticamente cuando el receptor de entrada está desactivado).

5.2.3 DDR Electrical Power Gating

La E/S DDR del procesador admite la ampliación de energía eléctrica (DDR-EPG) mientras que el procesador está en C3 o en un estado de potencia más profundo.

En el estado de energía C3 o más profundo, el procesador acapara internamente vdDQ para la mayoría de la lógica para reducir la potencia inactiva mientras mantiene todos los pines CRÍTICOs DDR tales como CKE y VREF en el estado apropiado.

Ficha técnica, Volumen 1 de 2 86 Memoria

En el estado de potencia C7 o más profundo, el procesador atravesa internamente VCCIO para todo el estado no crítico para reducir la potencia inactiva.

En las transiciones de estado S3 o C, la DDR no pasa por el modo de entrenamiento y restaurará la información de entrenamiento anterior.

5.2.4 Entrenamiento de poder

BIOS MRC realizando pasos de entrenamiento de potencia para reducir la potencia de E/S DDR mientras mantiene márgenes operativos razonables que siguen garantizando el funcionamiento de la plataforma. Los algoritmos intentan debilitar la ODT, la fuerza del conductor y los parámetros de los buffers relacionados tanto en el lado MC como en el lado DRAM y encontrar el mejor equilibrio posible entre la potencia total de E/S y los márgenes operativos utilizando modelos matemáticos avanzados.

§ §

87 Ficha técnica, Volumen 1 de 2 Subsistema USB-C*

6 Subsistema USB-C*

El protocolo USB tiene cinco velocidades: baja velocidad, velocidad completa, alta velocidad, SuperSpeed y Super-Speed plus. Consulte Table 6-1, “Especificaciones USB”.

Los cables USB-C* llevan dos buses físicos, uno para velocidades USB2 ("Baja/ Completa/Alta") y otro para las adiciones USB3 ("SuperSpeed/SuperSpeed+") los buses pueden ser referidos como "USB2" y "USB3" a lo largo de este capítulo.

Nota: Los puertos USB del procesador implementan USB3 y se conectan a la parte USB3 de la Conector USB-C*.

6.0.1 Características generales

• El procesador U admite un máximo de cuatro puertos USB-C*. • El procesador Y admite un máximo de tres puertos USB-C*. • xHCI (controlador de host) y xDCI (controlador de dispositivo) implementados en el procesador además de los controladores en el PCH y no reemplazo. • No hay soporte para USB tipo A en el lado del procesador, si es necesario que deben estar colgando de la PCH.

6.0.2 Características compatibles con USB3.x

• Admite ahorro de energía cuando USB-C* desconectado. •Host — USB3.x, SSIC (HSIC- USB2 se suministra a través de PCH xHCI). — Agregue BW a través del controlador al menos 3 GB/s, conexión directa o a través de Thunderbolt. — Al menos un puerto de SSIC. — Wake capaz en cada puerto host de S0i3, Sx: Wake on Connects, Disconnects, Device Wake. •Dispositivo — Agregado BW a 1,2 GB/s. — D0i2 y D0i3 gating de potencia. — Wake capaz en las activaciones iniciadas por el host cuando el sistema está en S0i3, Sx — Disponible en todos los puertos. • Control de enrutamiento de puertos para la capacidad de doble función — Necesita soportar el control basado en pines SW/FW e ID para detectar el host frente a la conexión del dispositivo. — El modo SW requiere controlador PD u otro FW para controlar. • El dispositivo USB-R para alojar la conexión del controlador es a través de enlaces UTMI+.

Ficha técnica, Volumen 1 de 2 88 Subsistema USB-C*

6.1 Bloques USB TCSS

El procesador agregó controladores xHCI/xDCI (consulte Section 6.1.1, “Controladores USB”) para la compatibilidad con Usb TCSS. La ruta USB nativa procede de la Section 6.1.2, “Phy” memoria directamente a PHY (consulte ). En el modo Thunderbolt™, USB se encapsula a través del conmutador Thunderbolt™ y se envía a través del protocolo Thunderbolt™ a través del conector PHY a USB-C*. El diagrama de bloques muestra el diagrama de bloques internos del procesador.

6.1.1 Controladores USB

La interfaz de controlador de host extensible (xHCI) es una especificación de interfaz que define Host Controller para bus serie universal (USB), que es capaz de interactuar con dispositivos compatibles con USB 1.x, 2.0 y 3.x. En caso de que un dispositivo (por ejemplo, ratón USB) esté conectado al ordenador, el equipo funcionará como Host y el xHCI se activará dentro de la CPU.

La interfaz de controlador de dispositivo extensible (xDCI) es una especificación de interfaz que define el controlador de dispositivo para el bus serie universal (USB), que es capaz de interactuar con dispositivos compatibles con USB 1.x, 2.0 y 3.x. En caso de que el equipo esté conectado como un dispositivo (por ejemplo, tableta conectada al escritorio) a otro equipo, el controlador xDCI se activará dentro del dispositivo y hablará con el host en el otro equipo.

Nota: El subsistema USB del procesador incorpora un controlador de dispositivo USB 3.0 que permite transferencias de datos de hasta 5 Gb/s y controlador de host USB3.1 que permite transferencias de datos de hasta 10 Gb/s. Estos controladores se crean instancias en el troquel del procesador como una funcionalidad PCI independiente para los puertos compatibles con USB-C*.

Mesa 6-1. Especificaciones USB

Nombre del protocolo Velocidad de datos USB3.0 USB3.1

Baja – velocidad 1.5 Mbps + + Completo – velocidad 12 Mbps + + Alta velocidad 480 Mbps + + Superspeed 5 Gbps + + SuperSpeed+ 10 Gbps - + Nota: USB2 ("Velocidades bajas/completas/altas") implementadas en PCH

6.1.2 Phy

PHY es capaz de admitir un conjunto de pines que se configurarán como pines de conector USB-C* o pines de conector DDI (DisplayPort/HDMI) heredados. Mesa 6-2. Configuración compatible con USB-C* (Hoja 1 de 2)

Lane1 Lane2 Comentarios

Thunderbolt™ Thunderbolt™ Ambos carriles a la misma velocidad, uno de (20,6g/10,3g/20g/10g)

Thunderbolt™ Sin conexión 20.6g/10.3g/20g/10g Sin conexión Thunderbolt™

USB3.1 Gen2 Sin conexión Cualquier combinación de USB3.1 y 3.0 Sin conexión USB 3.1 Gen2

89 Ficha técnica, Volumen 1 de 2 Subsistema USB-C*

Mesa 6-2. Configuración compatible con USB-C* (Hoja 2 de 2)

Lane1 Lane2 Comentarios

USB 3.1 DPx2 Cualquiera de HBR3/HBR2/HBR1/RBR para DP y USB3.1 Gen2 DPx2 USB3.1

DPx4 Ambos carriles a la misma velocidad DP - sin soporte para conector USB-C 2x DPx2

Mesa 6-3. Configuración no compatible con USB-C*

Lane1 Lane2 Comentarios

N.°: PCIe* Gen3/2/1 Sin soporte nativo DE PCIe* PCIe* Gen3/2/1 N.°:

N.°: Thunderbolt™ No hay soporte para Thunderbolt™ con ningún otro Thunderbolt™ N.°: protocolo

USB 3.1 USB 3.1 No hay soporte para USB multicarril

Mesa 6-4. PCIe* a través de la configuración TBT

TBT IPs TBT_PCIe U Puertos USB-C* Puertos Y USB-C*

TBT_PCIE0 TC0 TC0 TBT_DMA0 TBT_PCIE1 TC1 TC1

TBT_PCIE2 TC2 TC2 TBT_DMA1 TBT_PCIE3 TC3 No se aplica

6.1.3 Thunderbolt integrado™

Para el controlador Thunderbolt™ Chapter 7, “Thunderbolt™” integrado, consulte.

Ilustración 6-1. Diagrama de bloques del subsistema USB-C*

§ §

Ficha técnica, Volumen 1 de 2 90 Thunderbolt™

7 Thunderbolt™

• Thunderbolt™ integrada es una arquitectura de tunelización orientada a la conexión diseñada para combinar múltiples protocolos en una única interfaz física, de modo que la velocidad total y el rendimiento de la interfaz Thunderbolt™ se puedan compartir dinámicamente. • El Thunderbolt™ integrado está diseñado para satisfacer las necesidades de múltiples protocolos de transporte y puede transportar paquetes CIO nativos, así como túneles de los protocolos PCI Express, DisplayPort y USB. • El controlador Thunderbolt™ integrado actúa como punto de entrada en el dominio CIO. El dominio CIO se construye como una cadena margarita de productos habilitados para CIO para los protocolos encapsulados PCIe, DisplayPort y USB. Estos protocolos se encapsulan en la tela CIO y se pueden tunelincar a través del dominio. • La velocidad de datos máxima de conexión Thunderbolt™ integrada es de 20.625 Gbps por carril, pero también admite 20,0 Gbps, 10,3125 Gbps y 10,0 Gbps y es compatible con las velocidades de dispositivo Thunderbolt™/CIO más antiguas.

7.1 Capacidades de implementación de Thunderbolt™ Host Router

El Thunderbolt™ integrado implementa los siguientes canales. • Dos interfaces de receptor DisplayPort cada una capaz de: — Especificación DisplayPort 1.4 para tunelización — Velocidad de señalización de 1.62 Gbps o 2.7Gbps o 5.4Gbps o 8.1Gbps — x1, x2 o x4 operación de carril — Soporte para compresión DSC • Dos interfaces pci express Root Port cada una capaz de: — Compatible con PCI Express 3.0 x4 a 8.0 GT/s • Dos interfaces de puerto xHCI cada una capaz de: — Compatible con USB 3.1 Gen2 a 10,0 Gbps • Interfaz de host CIO: — Punto final compatible con PCI Express 3.0 x4 — Soporta transmisión y recepción simultáneas en 12 trayectos — Modo sin procesar y operación de modo de fotograma configurable por trayecto — Compatibilidad con MSI y MSI-X — Soporte de moderación de interrupción • Unidad de Gestión del Tiempo del CIO (TMU): • Dos interfaces a conectores USB-C*, cada una de ellas admite: — Thunderbolt™ modo alternativo — 20 rutas por puerto

91 Ficha técnica, Volumen 1 de 2 Thunderbolt™

— Cada puerto admite una velocidad de señalización de 20.625/20.0Gbps o 10.3125/10.0Gbps — 16 contadores por puerto

Ilustración 7-1. Diagrama de bloques de alto nivel

PCIE Root Port

PCIE Root Port PHY

Display Engine Fabric Thunderbolt Router

xHCI Controller PHY

DMA

§ §

Ficha técnica, Volumen 1 de 2 92 Gráficos

8 Gráficos

8.1 Gráficos del procesador

Los gráficos del procesador se basan en la arquitectura de núcleo gráfico Gen11 (Generación 11) que permite obtener ganancias sustanciales en el rendimiento y un menor consumo de energía con respecto a generaciones anteriores. La arquitectura Gen 11 admite hasta 64 unidades de ejecución (UE) en función de la SKU del procesador.

La arquitectura de gráficos del procesador ofrece un alto rango dinámico de escalado para abordar segmentos que abarcan baja potencia a alta potencia, mayor rendimiento por vatio, soporte para la próxima generación de API. La arquitectura escalable Gen 11 está particionada por dominios de uso a lo largo de Render/Geometría, Medios y Visualización. La arquitectura también ofrece reproducción de vídeo de muy baja potencia y análisis y filtros de próxima generación para aplicaciones relacionadas con imágenes. La nueva arquitectura de gráficos incluye elementos de computación 3D, canalización de decodificación/codificación asistida por HW multiformato y caché de nivel medio (MLC) para una reproducción de alta definición superior, calidad de vídeo y un rendimiento y medios 3D mejorados.

El motor de visualización controla la entrega de los píxeles a la pantalla. GSA (Graphics in System Agent) es la interfaz de canal principal para los accesos a la memoria de pantalla y el tráfico "PCI-like" de entrada y salida.

Mesa 8-1. Configuración admitida por SKU

SKU Gen Tuberías Ddi Tipo C Thunderbolt™

Y42 Gen11 GT2 3 2 3 y

U42 Gen11 GT2 3 2 4 y

8.1.1 Soporte multimedia (Intel® QuickSync y Clear Video Technology HD)

Gen 11 implementa varios códecs de vídeo multimedia en hardware, así como un amplio conjunto de algoritmos de procesamiento de imágenes.

Nota: Todos los códecs multimedia compatibles funcionan en perfiles de vídeo de 10 bpc y YCbCr 4:2:0.

8.1.1.1 Decodificación de vídeo acelerada por hardware

Gen 11 implementa una aceleración HW de alto rendimiento y baja potencia para operaciones de decodificación de vídeo para varios códecs de vídeo.

El controlador de gráficos expone la descodificación HW mediante las siguientes API: • Direct3D* 9 Video API (DXVA2) • Direct3D12 Video API Intel® Media SDK • Filtros MFT (Media Foundation Transform)

93 Ficha técnica, Volumen 1 de 2 Gráficos

Gen 11 es compatible con la decodificación de vídeo acelerada HW completa para AVC/ VC1/MPEG2/HEVC/VP8/JPEG.

Nota: HEVC – soporte de 10 bits.

Mesa 8-2. Decodificación de vídeo acelerada por hardware

Codec Perfil Nivel Resolución máxima

Principal MPEG2 Principal 1080p Alta

Avanzado L3 VC1/WMV9 Principal Alta 3840x3840 Simple Simple

Alta AVC/H264 L5.2 2160p(4K) Principal

VP8 0 Nivel unificado 1080p

JPEG/MJPEG Base Nivel unificado 16k x16k

HEVC/H265 (8 bits) Principal L5.1 2160(4K)

Principal HEVC/H265 (10 bits) —— BT2020, aislar Dic

0 (4:2:0 Croma 8 bits) VP9 2 (4:2:0 Croma de 10 Nivel unificado 2160(4K) bits)

Rendimiento esperado: • Más de 16 secuencias de decodificación simultáneas a 1080p.

Nota: El rendimiento real depende de la SKU del procesador, la velocidad de bits del contenido y la frecuencia de memoria. No se admite la decodificación de hardware para H264 SVC.

8.1.1.2 Codificación de vídeo acelerada por hardware

Gen 11 implementa una aceleración HW de alto rendimiento y baja potencia para operaciones de decodificación de vídeo para varios códecs de vídeo.

El controlador de gráficos expone el código HW mediante las siguientes API: •SDK de medios Intel® • Filtros MFT (Media Foundation Transform)

Gen 11 es compatible con la codificación de vídeo acelerada HW completa para AVC/ MPEG2/HEVC/VP9/JPEG.

Mesa 8-3. Codificación de vídeo acelerada por hardware (Sheet 1 of 2)

Codec Perfil Nivel Resolución máxima

MPEG2 Principal Alta 1080p

Alta AVC/H264 L5.1 2160p(4K) Principal

VP8 Perfil unificado Nivel unificado —

Ficha técnica, Volumen 1 de 2 94 Gráficos

Mesa 8-3. Codificación de vídeo acelerada por hardware (Sheet 2 of 2)

Codec Perfil Nivel Resolución máxima

Jpeg Base — 16Kx16K

HEVC/H265 Principal L5.1 2160p(4K)

Soporte 8 bits 4:2:0 BT2020 VP9 se puede obtener el —— procesamiento pre / post

Nota: No se admite la codificación de hardware para H264 SVC.

8.1.1.3 Procesamiento de vídeo acelerado por hardware

Hay soporte de hardware para funciones de procesamiento de imágenes como Desentrelazado, Detección de cadencia de película, Escalador de vídeo avanzado (AVS), mejora de detalle, estabilización de imagen, compresión de gama, mejora de contraste adaptativo HD, mejora del tono de piel, control total del color, desruido de croma, tubería SFC (conversión escalar y de formato), compresión de memoria, mejora de contraste adaptativo localizado (LACE), des-ruido espacial, desbloqueo fuera de bucle (del decodificador AVC), soporte de 16 bpc para des-ruido/des-mosaico.

Hay soporte para el motor de estimación de movimiento asistido por hardware para aplicaciones de codificación AVC/MPEG2, True Motion y estabilización de imagen.

El controlador de vídeo de HW expone mediante el controlador de gráficos mediante las siguientes API: • Direct3D* 9 Video API (DXVA2) •Direct3D 11 Video API • SDK de medios Intel® • Filtros MFT (Media Foundation Transform) • Intel® CUI SDK

Nota: No todas las características son compatibles con todas las API anteriores. Consulte la documentación pertinente para obtener más detalles.

8.1.1.4 Transcodificación acelerada por hardware

La transcodificación es una combinación de procesamiento de vídeo de decodificación (opcional) y codificación. El uso de las capacidades de hardware anteriores puede lograr una canalización de transcodificación de alto rendimiento. No hay una API dedicada para la transcodificación.

Los gráficos del procesador admiten las siguientes características de transcodificación: • Codificador AVC de baja potencia y baja latencia para aplicaciones de videoconferencia y pantalla inalámbrica. • Compresión de memoria sin pérdida para el motor multimedia para reducir la potencia de los medios. • HW asistió a Advanced Video Scaler. • Escalador de baja potencia y convertidor de formato.

95 Ficha técnica, Volumen 1 de 2 Gráficos

8.2 Característica de hardware de gráficos de plataforma

8.2.1 Gráficos híbridos

El sistema operativo Microsoft* Windows 10 permite el marco de gráficos híbridowino win10 en el que las GPU y sus controladores se pueden utilizar simultáneamente para proporcionar a los usuarios las ventajas de la capacidad de rendimiento de LA GPU discreta (dGPU) y la pantalla de baja potencia capacidad de la GPU del procesador (iGPU). Por ejemplo, cuando hay una carga de trabajo de juego 3D de gama alta en curso, la dGPU procesará y renderizará los fotogramas del juego utilizando su rendimiento gráfico, mientras que iGPU continúa realizando las operaciones de visualización mediante la composición de los fotogramas representados por dGPU. Recomendamos que OEMS busque más orientación de MS para confirmar que el diseño se ajusta a todos los criterios más recientes definidos por MS para admitir HG.

La definición de gráficos híbridos de Microsoft* incluye lo siguiente: 1. El sistema contiene una única GPU integrada y una sola GPU discreta. 2. Es una suposición de diseño que la GPU discreta tiene un rendimiento significativamente mayor que la GPU integrada. 3. Ambas GPU se cerrarán físicamente como parte del sistema. — MS Hybrid NO admite la conexión en caliente de GPU. — OEMS debe buscar más orientación de MS antes de diseñar sistemas con el concepto de hot-plugging. 4. A partir de Windows*10 Th1 (WDDM 2.0), se ha eliminado una restricción anterior de que la GPU discreta es un dispositivo de solo renderización, sin pantallas conectadas a ella. Todavía se permite una configuración de solo renderización con salidas NO, solo QUE NO se requiere.

Debe tenerse en cuenta que los sistemas que tienen salidas disponibles fuera de la GPU discreta NO admitirán versiones anteriores del sistema operativo (Windows* 8.1 y versiones anteriores).

Mesa 8-4. Configuración de hardware de gráficos híbridos Característica Línea de procesador Y Línea de procesadorU

Configuraciones PCIe* para dGFX NA1 1 X 4

Gráficos híbridos NA1 Sí

Nota: 1 Los gráficos híbridos no son POR para la línea de procesador Y.

§ §

Ficha técnica, Volumen 1 de 2 96 Monitor

9 Monitor

9.1 Soporte de tecnologías de pantalla

Tecnología Estándar

eDP* 1.4b VESA* Embedded DisplayPort* Estándar 1.4b

VESA* DisplayPort* Estándar 1.4a ESPECIFICAción de prueba de cumplimiento VESA* DisplayPort* PHY 1.4a DisplayPort* 1.4 ESPECIFICAción de prueba de cumplimiento de la capa de enlace VESA* DisplayPort* 1.4 Modo Alt VESA* DisplayPort* en USB Type-C Standard Versión 1.0b

HDMI* 2.0b Especificación de interfaz multimedia de alta definición Versión 2.0b

9.2 Configuración de la pantalla

Mesa 9-1. Mostrar disponibilidad de puertos y velocidad de enlace para líneas de procesador Y/U

Línea de procesador Y Línea U-Processor SKU 4 Core GT2 4 Core GT2

DDI A1,2 eDP* hasta HBR3 eDP* hasta HBR3

DP* hasta HBR2 DP* hasta HBR2 DDI B2 HDMI* hasta 5,94 Gbps HDMI* hasta 5,94 Gbps

DP* hasta HBR3 DP* hasta HBR3 USB-C* 0 (DDI C) HDMI* hasta 5,94 Gbps HDMI* hasta 5,94 Gbps

DP* hasta HBR3 DP* hasta HBR3 USB-C* 1 (DDI D) HDMI* hasta 5,94 Gbps HDMI* hasta 5,94 Gbps

DP* hasta HBR3 DP* hasta HBR3 USB-C* 2 (DDI E) HDMI* hasta 5,94 Gbps HDMI* hasta 5,94 Gbps

DP* hasta HBR3 USB-C* 3 (DDI F) No se aplica HDMI* hasta 5,94 Gbps

Notas: 1. HBR3 - Velocidad de carril de 8,1 Gbps. 2. HBR2 - Velocidad de carril de 5.4Gbps.

97 Ficha técnica, Volumen 1 de 2 Monitor

Ilustración 9-1. Arquitectura de visualización del procesador

Icelake Display 11 TypeC

PHY Azalia2 decoder Audio Pipes MG/TC DDI F PHY 4

MG/TC DDI E PHY 3

TBT FIA

DDI DP/HDMI MG/TC Display Pipe C DSC router DDI D Transcoder C PHY 2 switch J o i PCI device, n DP/HDMI MG/TC IOSF Aperture, Display Pipe B DSC DDI C Memory Transcoder B PHY 1 Interface, Arbitration, & eDP/ Data Buffer DSI/ WD switch DP/HDMI/SSV DP/HDMI Display Pipe A DDI B Combo TranscoderEncode A mux PHY B

Wireless Display DSI Transcoder 0 Transcoder/Transport 0 DPHY DSC DSI Transcoder 1 Combo Wireless Display mux PHY A Transcoder/Transport 1 eDP Transcoder DDI A

Low Power Single Pipe Combo IO

PCH South Display Some SKUs may limit the number of PHYs connected at the package. Back Light, GMBUS I2C GPIO Hot Plug Panel Power

9.3 Funciones de visualización

9.3.1 Capacidades generales

• Corrección gamma. • Conversión de espacio de color. • DPST - Tecnología de ahorro de energía de la pantalla.

Tres pantallas simultáneas (tubos A,B,C) • Siete planos y un cursor por tubería • Flujos de audio por tubería para ir a puertos externos • Soporte HDR para tres planos por tubería • Soporte de compresión VESA DSC para B y C

Ficha técnica, Volumen 1 de 2 98 Monitor

• La unión posterior a DSC para resoluciones que requieren más ancho de banda de una tubería puede admitir • Tubería A optimizada para baja potencia — LACE (Localized Adaptive Contrast Enhancement), soporta resoluciones de hasta 4K. — 3D LUT - función de modificación de píxeles eficiente de energía para el procesamiento de color.

Conexiones de pantalla externas • Dos inalámbricos • Un combo (DisplayPort* o HDMI) • Cuatro USB Type-C (modo alternativo DisplayPort*, DisplayPort* sobre thunderbolt™, DisplayPort* nativo en el conector heredado DP, HDMI nativo en conector heredado) • Hot-plug para Tipo-C • Canales AUX para DisplayPorts* • Compatibilidad con varias secuencias para DisplayPorts*

Conexiones de visualización integradas/locales •Un eDP* • Combo IO comparte pines entre DSI0 y DDIA/eDP* y entre DSI1 y DDIB/puerto externo • Soporte de compresión VESA DSC para eDP* • Canal AUX para eDP* •PSR1, PSR2 y MSO (operación multisegmentada, chip en vidrio) para eDP*

Mesa 9-2. Frecuencias de puerto

Tipo de puerto Velocidad GHz

eDP* HBR3 8.1*

HBR2 5.4* DisplayPort Combo 5.94 HDMI

HBR3 8.1 DisplayPort* (modo alternativo DP, DP sobre thunderbolt, DP nativo en USB Tipo-C conector heredado). 5.94 HDMI (HDMI nativo en conector heredado)

Nota: 1. Las frecuencias superiores a 5,94 GHz pueden requerir que el voltaje de E/S se eleve sobre la línea de base en algunas SKUs.

9.3.2 Múltiples configuraciones de pantalla

Se admiten los siguientes modos de configuración de pantalla múltiple (con el software de controlador adecuado): • La pantalla única es un modo con un puerto de visualización activado para mostrar la salida a un dispositivo de visualización. • Display Clone es un modo con hasta tres puertos de visualización activados para controlar el contenido de la pantalla de la misma configuración de profundidad de color, pero potencialmente diferentes ajustes de frecuencia de actualización y resolución para todos los dispositivos de visualización activos conectados.

99 Ficha técnica, Volumen 1 de 2 Monitor

• Extended Desktop es un modo con hasta tres puertos de visualización activados para controlar el contenido con una profundidad de color, una frecuencia de actualización y una resolución potencialmente diferentes en cada uno de los dispositivos de visualización activos conectados.

9.3.3 Protección de contenido digital de gran ancho de banda (HDCP)

HDCP es la tecnología para proteger el contenido de alta definición contra copias no autorizadas o no receptivas entre una fuente (ordenador, decodificadores digitales, etc.) y el fregadero (paneles, monitor y televisores). El procesador admite protección de contenido HDCP 2.2 y 1.4 a través de pantallas cableadas (HDMI*, DVI y DisplayPort*). Las claves HDCP 1.4/2.2 están integradas en el procesador y los clientes no son necesarios para configurar o manejar físicamente las claves.

9.3.4 DisplayPort*

DisplayPort* es una interfaz de comunicación digital que utiliza señalización diferencial para lograr una interfaz de bus de gran ancho de banda diseñada para admitir conexiones entre PC y monitores, proyectores y pantallas de TV.

Un DisplayPort* consta de un enlace principal (4 carriles), un canal auxiliar y una señal de detección de conexión en caliente. El enlace principal es un canal unidireccional, de ancho de banda alto y de baja latencia que se utiliza para el transporte de flujos de datos isócronos, como vídeo y audio sin comprimir. El canal auxiliar (AUX CH) es un canal bidireccional semidúplex utilizado para la gestión de enlaces y el control de dispositivos. La señal Hot-Plug Detect (HPD) sirve como una solicitud de interrupción desde el dispositivo receptor al dispositivo de origen.

El procesador está diseñado de acuerdo con la especificación VESA* DisplayPort*. Consulte Section 9.1, “Soporte de tecnologías de pantalla”.

El DisplayPort* admite el modo DisplayPort* Alt a través de la tunelización de tipo C y DP a través de TBT. Refiera Chapter 6, “Subsistema USB-C*” a para el soporte Chapter 7, “Thunderbolt™” del modo Alt DisplayPort* y para la tunelización DisplayPort*.

Ilustración 9-2. Descripción general de DisplayPort*

Source Device Main Link Sink Device (Isochronous Streams) DisplayPort Tx DisplayPort Rx (Processor) AUX CH (Link/Device Managemet)

Hot-Plug Detect (Interrupt Request)

• Soporte de enlace principal de 1, 2 o 4 carriles de datos.

Ficha técnica, Volumen 1 de 2 100 Monitor

• Canal auxiliar para la gestión de enlaces/dispositivos. • Soporta hasta 36 BPP (Bit Por Píxel). • Soporte SSC. • Soporta YCbCR 4:4:4, YCbCR 4:2:0, y formato de color RGB. • Soporte MST (Transporte Multi-Stream). • Soporte VESA DSC 1.1. • Sincronización adaptable.

9.3.4.1 Transporte Multi-Stream (MST)

• El procesador admite multi-stream Transport (MST), lo que permite utilizar varios monitores a través de un único conector DisplayPort. • MST no admite concurrente con DSC. • Resolución máxima compatible con MST DP.

Mesa 9-3. Resoluciones de pantalla y ancho de banda de enlace para cálculos de transporte multiflujo (Hoja 1 de 2)

Frecuencia de Reloj de píxeles Ancho de banda Píxeles por línea Líneas actualización [MHz] de enlace [Gbps] [Hz]

640 480 60 25.2 0.76

800 600 60 40 1.20

1024 768 60 65 1.95

1280 720 60 74.25 2.23

1280 768 60 68.25 2.05

1360 768 60 85.5 2.57

1280 1024 60 108 3.24

1400 1050 60 101 3.03

1680 1050 60 119 3.57

1920 1080 60 148.5 4.46

1920 1200 60 154 4.62

2048 1152 60 156.75 4.70

2048 1280 60 174.25 5.23

2048 1536 60 209.25 6.28

2304 1440 60 218.75 6.56

2560 1440 60 241.5 7.25

3840 2160 30 262.75 7.88

2560 1600 60 268.5 8.06

2880 1800 60 337.5 10.13

3200 2400 60 497.75 14.93

3840 2160 60 533.25 16.00

4096 2160 60 556.75 16.70

4096 2304 60 605 18.15

5120 3200 60 1042.5 31.28

101 Ficha técnica, Volumen 1 de 2 Monitor

Mesa 9-3. Resoluciones de pantalla y ancho de banda de enlace para cálculos de transporte multiflujo (Hoja 2 de 2)

Frecuencia de Reloj de píxeles Ancho de banda Píxeles por línea Líneas actualización [MHz] de enlace [Gbps] [Hz]

Notas: 1. Todo lo anterior está relacionado con la profundidad de bits de 24. 2. La velocidad de datos para un modo de vídeo determinado se puede calcular como: Velocidad de datos - Frecuencia de píxeles * Profundidad de bits. 3. Los requisitos de ancho de banda para un modo de vídeo determinado se pueden calcular como: Ancho de banda - Velocidad de datos * 1.25 (para sobrecarga de codificación 8B/10B). 4. El ancho de banda del link depende si los estándares se reducen el vaciado o no. Si el estándar no se reduce el vaciado de sencto , el ancho de banda esperado puede ser mayor. Para más detalles refiera a VESA y a las normas y pautas de la industria para el tiempo del monitor de visualización del ordenador (DMT). Versión 1.0, Rev. 13 de febrero de 8, 2013. 5. Para calcular cuáles son las resoluciones que se pueden admitir en las configuraciones de MST, siga las siguientes pautas: a. Identifique cuál es la columna de ancho de banda del link de acuerdo con la resolución de visualización solicitada. b. Resuma el ancho de banda para dos de tres pantallas en consecuencia, y aseegurese el resultado final está por debajo de 21.6Gbps. (por ejemplo: 4 carriles HBR2 bit rate). Por ejemplo: a. Acoplamiento de dos pantallas: 3840x2160@60hz + 1920x1200@60hz 16 + 4,62 x 20,62 Gbps [Soportado]. b. Acoplamiento de tres pantallas: 3840x2160@30hz + 3840x2160@30hz + 1920x1080@60hz 7,88 + 7,88 + 4,16 x 19,92 Gbps [Soportado].

Mesa 9-4. DisplayPort* Resolución máxima

Estándar Línea de procesador Y 1 Línea U-Procesador 1

DP* 4096x2304 60Hz 36bpp 4096x2304 60Hz 36bpp 5120x3200 60Hz 24bpp 5120x3200 60Hz 24bpp

DP* con DSC 5120x3200 60Hz 36bpp 5120x3200 60Hz 36bpp

Notas: 1. La resolución máxima se basa en la implementación de 4 carriles a velocidad de datos de enlace HBR3. 2. bpp - bit por píxel. 3. La compatibilidad con la resolución está sujeta a la disponibilidad de BW de memoria.

9.3.5 Interfaz multimedia de alta definición (HDMI*)

La interfaz multimedia de alta definición (HDMI*) se proporciona para transmitir señales de audio y vídeo digitales sin comprimir desde reproductores de DVD, decodificadores y otras fuentes audiovisuales a televisores, proyectores y otras pantallas de vídeo. Puede llevar datos de audio multicanal de alta calidad y todos los formatos de vídeo electrónicos de consumo estándar y de alta definición. La interfaz de pantalla HDMI que conecta el procesador y los dispositivos de visualización utiliza la señalización diferencial minimizada por la transición (TMDS) para transportar información audiovisual a través del mismo cable HDMI.

HDMI incluye tres canales de comunicación independientes: TMDS, DDC y el CEC opcional (control electrónico de consumo). EL CEC no se soporta en el procesador. Como se muestra en la figura siguiente, el cable HDMI lleva cuatro pares diferenciales que componen los datos TMDS y los canales de reloj. Estos canales se utilizan para transportar datos de vídeo, audio y auxiliares. Además, HDMI lleva un DDC VESA. El DDC es utilizado por una fuente HDMI para determinar las capacidades y características del fregadero.

Los datos de audio, vídeo y auxiliares (control/estado) se transmiten a través de los tres canales de datos TMDS. El reloj del píxel del video se transmite en el canal del reloj TMDS y es utilizado por el receptor para la recuperación de datos en los tres canales de

Ficha técnica, Volumen 1 de 2 102 Monitor

datos. Las señales de datos de pantalla digital impulsadas de forma nativa a través del PCH están acopladas a CA y necesitan un cambio de nivel para convertir las señales acopladas por CA a las señales digitales compatibles con HDMI.

La interfaz HDMI del procesador está diseñada de acuerdo con la interfaz multimedia de alta definición.

Ilustración 9-3. Descripción general de HDMI*

HDMI Source HDMI Sink

HDMI Tx HDMI Rx (Processor) TMDS Data Channel 0

TMDS Data Channel 1

TMDS Data Channel 2

TMDS Clock Channel

Hot-Plug Detect

Display Data Channel (DDC)

CEC Line (optional)

• DDC (Canal de datos de visualización). • Soporta YCbCR 4:4:4, YCbCR 4:2:0, y formato de color RGB. • Soporta hasta 36 BPP (Bit Por Píxel).

Mesa 9-5. RESOLUción máxima HDMI*

Estándar Línea de procesador Y 1 Línea U-Procesador 1

HDMI 1.4 4Kx2K 24-30Hz 24bpp 4Kx2K 24-30Hz 24bpp

HDMI 2.0b 4Kx2K 48-60Hz 24bpp (RGB/ 4Kx2K 48-60Hz 24bpp (RGB/ YUV444) YUV444) 4Kx2K 48-60Hz 12bpc (YUV420) 4Kx2K 48-60Hz 12bpc (YUV420)

Notas: 1. bpp - bit por píxel. 2. La compatibilidad con la resolución está sujeta a la disponibilidad de BW de memoria.

9.3.6 Interfaz de vídeo digital (DVI)

Los puertos digitales del procesador se pueden configurar para controlar DVI-D. DVI utiliza TMDS para transmitir datos desde el transmisor al receptor, que es similar al protocolo HDMI excepto para el audio y el CEC. Consulte la sección HDMI para obtener

103 Ficha técnica, Volumen 1 de 2 Monitor

más información sobre las señales y la transmisión de datos. Las señales de datos de pantalla digital impulsadas de forma nativa a través del procesador están acopladas a CA y necesitan un cambio de nivel para convertir las señales acopladas por CA a las señales digitales compatibles con HDMI.

Mesa 9-6. DVI Resolución máxima soportada

Estándar Línea de procesador Y Línea U-Processor

DVI 1920x1200 60Hz 24bpp 1920x1200 60Hz 24bpp

Notas: 1. bpp - bit por píxel. 2. La compatibilidad con la resolución está sujeta a la disponibilidad de BW de memoria.

9.3.7 DisplayPort* integrado (eDP*)

El DisplayPort* integrado * (eDP*) es una versión integrada del estándar DisplayPort* orientada a aplicaciones como portátiles y PC todo en uno. Al igual que DisplayPort*, DisplayPort* integrado también consta de un enlace principal, un canal auxiliar y una señal de detección de conexión en caliente opcional. • Compatible con tubería optimizada de baja potencia A • Soporte hasta la velocidad de enlace HBR3 • Soporte de luz de fondo PWM señal de control • Soporte VESA DSC (compresión de flujo de datos) • Soporte SSC • Refrescción automática del panel 1 • Actualización automática del panel 2 • MSO 2x2 (operación multisegmento) • Canal auxiliar dedicado • Sincronización adaptable

Mesa 9-7. Resolución máxima de DisplayPort integrada

Estándar Línea de procesador Y 1 Línea U-Procesador 1

eDP* 4096x2304 60Hz 36bpp 4096x2304 60Hz 36bpp 5120x3200 60Hz 24bpp 5120x3200 60Hz 24bpp

eDP* con DSC 5120x3200 60Hz 36bpp 5120x3200 60Hz 36bpp

Notas: 1. La resolución máxima se basa en la implementación de 4 carriles a velocidad de datos de enlace HBR3. 2. PSR2 compatible con resoluciones de hasta 4K. 3. bpp - bit por píxel. 4. La compatibilidad con la resolución está sujeta a la disponibilidad de BW de memoria.

9.3.8 Sonido integrado

• Las interfaces HDMI* y DisplayPort llevan audio junto con vídeo. • El procesador admite tres secuencias de audio de alta definición en tres puertos digitales simultáneamente (los controladores DMA están en PCH).

Ficha técnica, Volumen 1 de 2 104 Monitor

• El procesamiento de audio integrado (DSP) es realizado por el PCH, y entregado al procesador usando los pines de entrada AUDIO_SDI y AUDIO_CLK. • AUDIO_SDO pin de salida se utiliza para llevar las respuestas de vuelta al PCH. • Solo admite los CODEC sinternos HDMI y DP.

Mesa 9-8. Formatos de audio compatibles con el procesador a través de HDMI y DisplayPort*

Formatos de audio HDMI* DisplayPort*

AC-3 Dolby* Digital Sí Sí Dolby Digital Plus Sí Sí DTS-HD* Sí Sí LPCM, 192 kHz/24 bit, 6 Canales Sí Sí Dolby TrueHD, DTS-HD Master Audio* (disco Blu-Ray* sin Sí Sí pérdidas)

El procesador seguirá siendo compatible con La secuencia silenciosa. La transmisión silenciosa es una función de audio integrada que permite escuchar secuencias de audio cortas, como eventos del sistema, a través de los monitores HDMI* y DisplayPort*. El procesador admite transmisiones silenciosas a través de las interfaces HDMI y DisplayPort a 48 kHz de velocidad de muestreo de dos canales de soporte.

Nota: Se están evaluando las frecuencias de muestreo de 88,2 kHz, 96 kHz, 176,4 kHz y 192 kHz y el soporte de flujo silencioso multicanal.

§ §

105 Ficha técnica, Volumen 1 de 2 Cámara/MIPI

10 Cámara/MIPI

10.1 Soporte de tubería de cámara

Funciones de tubería de cámara como desmosaico, balance de blancos, corrección de píxeles de defecto, corrección de nivel de negro, corrección gamma, control de viñeta, Convertidor de espacio de color front-end (CSC), Procesamiento de color de mejora de imagen (IECP).

10.2 Interconexión de cámara MIPI* CSI-2

El controlador de E/S de cámara proporciona una interconexión nativa/integrada a los sensores de cámara, compatible con el protocolo MIPI DPHY1.2 CSI2 V1.3. Un total de 32 carriles (U Processor Line) y 38 (Y Processor Line) están disponibles para la interfaz de la cámara que admite hasta 6 sensores en el segmento U Processor y hasta 7 sensores en el segmento de procesador Y.

La interfaz de transmisión de datos (denominada CSI-2) es una interfaz serial diferencial unidireccional con señales de datos y de reloj; la capa física de esta interfaz es la especificación de alianza MIPI* para D-PHY.

La interfaz de control (denominada CCI) es una interfaz de control bidireccional compatible con el estándar I2C.

Nota: La interfaz CSI-2 está disponible solamente en la línea del procesador Y y la línea del u- procesador.

10.2.1 Lógica de control de cámara

La infraestructura de la cámara admite varias opciones arquitectónicas para el control de la cámara utilizando la cámara PMIC y/o lógica discreta. Las opciones de control IPU4 utilizan I2C para la comunicación bidireccional y LOS GDOO PCH para impulsar varias funciones de control.

10.2.2 Módulos de cámara

Intel mantiene una lista de proveedores aprobados para cámaras orientadas al usuario de Intel y una lista de proveedores aprobados para el mundo de Intel para simplificar el diseño del sistema. Hay servicios adicionales disponibles para admitir opciones que no sean AVL.

Ficha técnica, Volumen 1 de 2 106 Cámara/MIPI

10.2.3 Configuración de carril CSI-2

Datos de puerto/ Opción de Datos de puerto/ Opción de bloqueo configuración 1 bloqueo configuración 2

Reloj del puerto D Reloj del puerto D

Port D Lane 0 Port D Lane 0 x2

Port D Lane 1 x4 Port D Lane 1

Port D Lane 2 Carril C 0 x1 Port D Lane 3 Reloj del puerto C

Reloj Port E

Carril E 0 x2

Port E Lane 1

Reloj del Puerto F

Port F Lane 0 x2

Port F Lane 1

Reloj del puerto H Reloj del puerto H

Port H Lane 0 Port H Lane 0 x2

Port H Lane 1 x4 Port H Lane 1

Port H Lane 2 Port G Lane 0 x1 Port H Lane 3 Reloj Port G

Port A2 Carril 0

Port A2 Lane 1 x2

Port A2 Lane 2

Notas: 1. En la opción de configuración 1 el pin funciona como el carril 3 del puerto D (Datos) mientras que en la opción de configuración 2 el pin funciona como relojdel puerto C , lo mismo se aplica al puerto H Lane 3 DATA y al relojdel puerto G. 2. El puerto A disponible en la línea del procesador Y solamente. 3. Todos los carriles son DPHY1.2 hasta 2.5Gbps.

Para obtener más información sobre la implementación y la información, póngase en contacto con el representante de Intel.

§ §

107 Ficha técnica, Volumen 1 de 2 Descripción de la señal

11 Descripción de la señal

En este capítulo se describen las señales del procesador. Se organizan en grupos funcionales según su interfaz o categoría asociada. Las anotaciones de la tabla siguiente se utilizan para describir el tipo de señal.

La descripción de la señal también incluye el tipo de búfer utilizado para la señal en particular (consulte la tabla siguiente).

Mesa 11-1. Terminología de tablas de señales

Notación Tipo de señal

I Pin de entrada

O Pin de salida

I/O Pin de entrada/salida bidireccional

SE Single Ended Link

Diff Enlace diferencial

CMOS Búferes CMOS. 1.05V- tolerante

Od Abrir búfer de drenaje

LPDDR4/x Búferes LPDDR4/LPDDR4x: tolerantes a 1.1V

DDR4 Búferes DDR4: tolerantes a 1.2V

Referencia o salida analógica. Se puede utilizar como tensión de umbral o para A compensación de búfer

Gtl Tecnología de señalización lógica del transceptor de gunning

Ref Señal de referencia de tensión

Condición de disponibilidad de señal: basada en segmento, SKU, tipo de plataforma o Disponibilidad cualquier otro factor

Asincrónico 1 La señal no tiene ninguna relación de sincronización con ningún reloj de referencia.

Nota: Calificador para un tipo de búfer.

11.1 Interfaz de memoria del sistema

11.1.1 Interfaz de memoria DDR4

Mesa 11-2. Interfaz de memoria DDR4 (Hoja 1 de 3)

Tipo Tipo de Nombre de señal Descripción Dir. de Disponibilidad enlac búfer e

Buses de datos: Interfaz de señales DDR0_DQ[7:0][[7:0]] de datos a los buses de datos I/O DDR4 SE Línea U-Processor DDR1_DQ[7:0][[7:0]] SDRAM. Ejemplo: DDR0_DQ2[5]

Estroboscópicos de datos: Pares DDR0_DQSP[7:0] estroboscópicos de datos DDR0_DQSN[7:0] diferenciales. Los datos se capturan Líneas de I/O DDR4 Diff DDR1_DQSP[7:0] en el punto de cruce de DQS durante procesador U DDR1_DQSN[7:0] las transacciones de lectura y escritura.

Ficha técnica, Volumen 1 de 2 108 Descripción de la señal

Mesa 11-2. Interfaz de memoria DDR4 (Hoja 2 de 3)

Tipo Tipo de Nombre de señal Descripción Dir. de Disponibilidad enlac búfer e

Reloj diferencial SDRAM: Pares de señal de relojes diferenciales, par por DDR0_CLK_N[1:0] rango. El cruce del borde positivo de DDR0_CLK_P[1:0] DDR0_CLK_P/DDR1_CLK_P y el O DDR4 Diff Línea U-Processor DDR1_CLK_N[1:0] borde negativo de su DDR0_CLK_N DDR1_CLK_P[1:0] de complemento /DDR1_CLK_N se utilizan para muestrear las señales de comando y control en la SDRAM.

Activación del reloj: (1 por rango). Estas señales se utilizan para: • Inicializar los SDraM durante el encendido. DDR0_CKE[1:0] • Rangos SDRAM de apagado. O DDR4 SE Línea U-Processor DDR1_CKE[1:0] • Coloque todos los rangos de SDRAM dentro y fuera de la actualización automática durante STR (Suspend a RAM).

Chip Select: (1 por rango). Estas DDR0_CS[1:0] señales se utilizan para seleccionar componentes SDRAM particulares O DDR4 SE Línea U-Processor DDR1_CS[1:0] durante el estado activo. Hay un Chip Select para cada rango SDRAM.

DDR0_ODT[1:0] Terminación en el dado: (1 por rango). Control de terminación O DDR4 SE Línea U-Processor DDR1_ODT[1:0] SDRAM activo.

Dirección: Estas señales se utilizan para proporcionar la fila multiplexada y la dirección de columna a la SDRAM. DDR0_MA[16:0] DDR0_MA[16] utiliza como señal RAS O DDR4 SE Línea U-Processor DDR1_MA[16:0] DDR0_MA[15] utiliza como señal CAS DDR0_MA[14] utiliza como señal WE DDR1_MA[16] utiliza como señal RAS DDR1_MA[15] utiliza como señal CAS DDR1_MA[14] utiliza como señal WE

Comando de activación: ACT HIGH DDR0_ACT # junto con CS_N determina que las O DDR4 SE Línea U-Processor DDR1_ACT # direcciones de señales siguientes tienen funcionalidad de comando.

Grupo bancario: BG[0:1] define a qué grupo de bancos se está La línea del aplicando un comando Activo, Leer, DDR0_BG[1:0] procesador U para Escribir o Precargar. ODDR4SE DDR1_BG[1:0] DDP, BG[1] debe BG0 también determina a qué estar conectada. registro de modo se debe acceder durante un ciclo MRS.

Dirección bancaria: BA[1:0] define a qué banco se está aplicando un comando Activo, Leer, Escribir o DDR0_BA[1:0] Precargar. La dirección bancaria O DDR4 SE Línea U-Processor DDR1_BA[1:0] también determina qué se debe acceder al registro durante un ciclo de MRS.

109 Ficha técnica, Volumen 1 de 2 Descripción de la señal

Mesa 11-2. Interfaz de memoria DDR4 (Hoja 3 de 3)

Tipo Tipo de Nombre de señal Descripción Dir. de Disponibilidad enlac búfer e

Alerta: Esta señal se utiliza solo en el entrenamiento de comandos. Está DDR0_ALERT # obteniendo el indicador de error I DDR4 SE Línea U-Processor DDR1_ALERT # Comando y Paridad de dirección durante el entrenamiento. La característica CRC no se soporta.

Paridad de comandos y DDR0_PAR direcciones: Estas señales se O A SE Línea U-Processor DDR1_PAR utilizan para la comprobación de paridad.

Voltaje de referencia de memoria para comando y dirección: DDR0_VREF_CA Consulte las directrices de diseño O A SE Línea U-Processor DDR1_VREF_CA adecuadas para los detalles de implementación.

Compensación de resistencia a la memoria del sistema: Consulte las DDR_RCOMP[2:0] directrices de diseño adecuadas para N/A A SE Línea U-Processor los detalles y los valores de implementación.

Restablecimiento de memoria: Consulte las directrices de diseño DRAM_RESET # O CMOS SE Línea U-Processor adecuadas para los detalles de implementación.

Control de la compuerta de alimentación de la memoria del sistema: Cuando la señal es alta – regulador VTT de memoria de plataforma está habilitado, salida DDR_VTT_CTL O A SE Línea U-Processor alta. Cuando la señal es baja - Inhabilita el regulador VTT de memoria de la plataforma en C8 y más profundo y S3.

11.1.2 Interfaz de memoria LPDDR4

Mesa 11-3. Interfaz de memoria LPDDR4 (Hoja 1 de 3)

Tipo de Tipo de Nombre de señal Descripción Dir. Disponibilidad búfer enlace

DDRA_DQ[3:0][7:0] Buses de datos: Interfaz de Línea de DDRB_DQ[3:0][7:0] señales de datos a los buses de datos SDRAM. I/O LPDDR4 SE procesadorues U/ DDRC_DQ[3:0][7:0] Y Ejemplo: DDR0_DQ2[5] DDRD_DQ[3:0][7:0]

Ficha técnica, Volumen 1 de 2 110 Descripción de la señal

Mesa 11-3. Interfaz de memoria LPDDR4 (Hoja 2 de 3)

Tipo de Tipo de Nombre de señal Descripción Dir. Disponibilidad búfer enlace

DDRA_DQSP[3:0] DDRB_DQSP[3:0] Estroboscópicosde datos: DDRC_DQSP[3:0] Pares estroboscópicos de datos Línea de DDRD_DQSP[3:0] diferenciales. Los datos se I/O LPDDR4 Diff procesadorues U/ DDRA_DQSN[3:0] capturan en el punto de cruce de Y DDRB_DQSN[3:0] DQS durante las transacciones de lectura y escritura. DDRC_DQSN[3:0] DDRD_DQSN[3:0]

Reloj diferencial SDRAM: Pares de señal de relojes DDRA_CLK_N diferenciales, par por canal y DDRA_CLK_P paquete. El cruce del borde DDRB_CLK_N positivo de DDRA_CLK_P, DDRB_CLK_P, DDRC_CLK_P, Línea de DDRB_CLK_P DDRD_CLK_P y el borde negativo I/O LPDDR4 Diff procesadorues U/ DDRC_CLK_N de su complemento Y DDRC_CLK_P DDRA_CLK_N, DDRB_CLK_N, DDRD_CLK_N DDR_C_CLKN, DDR_D_CLK_N se DDRD_CLK_P utilizan para muestrear las señales de comando y control en la SDRAM.

Activación delreloj: (1 por rango) Estas señales se utilizan para: DDRA_CKE[1:0] • Inicializar los SDraM durante Línea de DDRB_CKE[1:0] el encendido. O LPDDR4 SE procesadorues U/ DDRC_CKE[1:0] • Rangos SDRAM de apagado. Y DDRD_CKE[1:0] • Coloque todos los rangos De SDRAM dentro y fuera de la auto-actualización durante el STR.

Chip Select: (1 por rango). Estas señales se utilizan para DDRA_CS[1:0] seleccionar componentes SDRAM Línea de DDRB_CS[1:0] particulares durante el estado O LPDDR4 SE procesadorues U/ DDRC_CS[1:0] activo. Hay un Chip Select para Y cada rango SDRAM. DDRD_CS[1:0] La señal de selección de chip es Active High.

DDRA_CA[5:0] Dirección de comando: Estas señales se utilizan para Línea de DDRB_CA[5:0] proporcionar el comando O LPDDR4 SE procesadorues U/ DDRC_CA[5:0] multiplexed y la dirección a la Y DDRD_CA[5:0] SDRAM.

Compensación de resistencia a la memoria del sistema: Consulte Línea de DDR_RCOMP[2:0] las directrices de diseño O ASEprocesadorues U/ adecuadas para los detalles y los Y valores de implementación.

111 Ficha técnica, Volumen 1 de 2 Descripción de la señal

Mesa 11-3. Interfaz de memoria LPDDR4 (Hoja 3 de 3)

Tipo de Tipo de Nombre de señal Descripción Dir. Disponibilidad búfer enlace

Restablecimiento de memoria: Consulte las Línea de DRAM_RESET # directrices de diseño adecuadas O CMOS SE procesadorues U/ para los detalles de Y implementación.

11.2 Restablecer y señales diversas

Mesa 11-4. Restablecer y señales diversas

Tipo Tipo de de Nombre de señal Descripción Dir. Disponibilidad búfer enlac e

Señales de configuración: Las señales CFG tienen un valor predeterminado de '1' si no se terminan en la placa. Consulte las directrices de diseño adecuadas para las recomendaciones desplegables cuando se desea un valor lógico bajo. Intel recomienda colocar puntos de prueba en la placa para los pines CFG. • CFG[0]: Secuencia de restablecimiento de bloqueo después delbloqueo PCU PLL hasta Líneas de CFG[19:0] IGtlSE que se desafirme: procesador U/Y —1 (Predeterminado) Funcionamiento normal; No hay puesto. — 0 - Stall. • CFG[3:1]: Carril deconfiguración reservado. • CFG[4]: eDP enable: — 1 • Deshabilitado. —0 - Habilitado. • CFG[19:5]: Carriles de configuración reservados.

No Compensación de resistencia a la se No se Líneas de CFG_RCOMP SE configuración aplic aplica procesador U/Y a

No Compensación de Resistencia se No se Líneas de PROC_POPIRCOMP SE POPIO aplic aplica procesador U/Y a

Selección del procesador: Este pin es para la compatibilidad con futuras No se Líneas de PROC_SELECT # plataformas. Debe estar desconectado aplica procesador U para el procesador Intel® CoreTM de 10a generación.

Ficha técnica, Volumen 1 de 2 112 Descripción de la señal

11.3 Interfaces de pantalla

11.3.1 Señales DisplayPort* (eDP*) integradas

Mesa 11-5. Señales DisplayPort* integradas

Tipo Tipo de de Nombre de señal Descripción Dir. Disponibilidad búfer enla ce

DDIA_TXP[3:0] DisplayPort Transmit integrado: par diferencial. Todas las líneas de OeDPDiff DDIA_TXN[3:0] procesador

DisplayPort Auxiliary integrado: El canal DDIA_AUXP Todas las líneas de bidireccional semidúplex consta de un par OeDPDiff procesador DDIA_AUXN diferencial.

Utilidad DisplayPort integrada: Señal de control de salida utilizada para la corrección de brillo de pantallas LCD integradas con modulación de CMOS Todas las líneas de DISP_UTILS retroiluminación. O asincrónic SE o procesador Este pin coexistirá con una funcionalidad similar al pin BKLTCTL existente en PCH.

Resistencia de compensación DDI IO, No Todas las líneas de DP_RCOMP compatible con canales DP*, eDP* y HDMI*. se ASE aplic procesador a

Nota: la implementación de eDP* vajunto con señales de banda lateral adicionales.

11.3.2 Señales de interfaz de visualización digital (DDI)

Mesa 11-6. Mostrar señales de interfaz

Tipo Tipo de de Disponibilida Nombre de señal Descripción Dir. búfer enlac d e

DDIA_TXP[3:0] DDIA_TXN[3:0] Transmisión de interfaz de pantalla I/O O combinada Diff DDIB_TXP[3:0] digital: Pares diferenciales. s DDIB_TXN[3:0] Líneas de procesador U/ DDIA_AUXP Interfaz de pantalla digital Puerto Y. DDIA_AUXN de visualización Auxiliar: El canal I/O O combinada Diff DDIB_AUXP bidireccional semidúplex consta de un s DDIB_AUXN par diferencial para cada canal.

11.4 Señales USB Type-C

Mesa 11-7. Señales USB Type-C

Tipo de Nombre de señal Descripción Dir. Disponibilidad enlace

TCP[2:0]_TX_P[1:0] Líneas de procesador TX Data Lane. O Diff TCP[2:0]_TX_N[1:0] U/Y

TCP[3]_TX_P[1:0] TX Data Lane. O Diff Líneas de procesador U TCP[3]_TX_N[1:0]

TCP[2:0]_TXRX_P[1:0] RX Data Lane, también sirve como Líneas de procesador I/O Diff TCP[2:0]_TXRX_N[1:0] el carril de datos TX secundario. U/Y

113 Ficha técnica, Volumen 1 de 2 Descripción de la señal

Mesa 11-7. Señales USB Type-C

Tipo de Nombre de señal Descripción Dir. Disponibilidad enlace

TCP[3]_TXRX_P[1:0] RX Data Lane, también sirve como I/O Diff Líneas de procesador U TCP[3]_TXRX_N[1:0] el carril de datos TX secundario.

TCP[2:0]_AUXPAD_P Líneas de procesador Carril común AUX-PAD. I/O Diff TCP[2:0]_AUXPAD_N U/Y

TCP[3]_AUXPAD_P Carril común AUX-PAD. I/O Diff Líneas de procesador U TCP[3]_AUXPAD_N

TC_RCOMP_P Líneas de procesador Compensación de resistencia tipo No se Diff TC_RCOMP_N C. aplica U/Y

11.5 Señales de interfaz MIPI* CSI-2

Mesa 11-8. Señales de interfaz MIPI* CSI-2

Tipo Tipo de de Nombre de señal Descripción Dir. Disponibilidad búfer enlac e

CSI_A_DP[0] CSI-2 Puertos Un carril de datos Línea de procesador Y CSI_A_DN[0]

CSI_C_DP[0] Líneas de procesador CSI_C_DN[0] U/Y

CSI_D_DP[3:0] Líneas de procesador CSI_D_DN[3:0] U/Y

CSI_E_DP[1:0] Líneas de procesador IDPHYDiff U/Y CSI_E_DN[1:0] CSI-2 Puertos Carriles de datos C- H CSI_F_DP[1:0] Líneas de procesador CSI_F_DN[1:0] U/Y

CSI_G_DP[0] Líneas de procesador CSI_G_DN[0] U/Y

CSI_H_DP[3:0] Líneas de procesador CSI_H_DN[3:0] U/Y

CSI_A_CLK_P CSI-2 Puertos Un carril de reloj Línea de procesador Y CSI_A_CLK_N

CSI_C_CLK_P Líneas de procesador CSI_C_CLK_N U/Y

CSI_D_CLK_P Líneas de procesador CSI_D_CLK_N U/Y

CSI_E_CLK_P Líneas de procesador IDPHY Diff CSI_E_CLK_N U/Y CSI-2 Puertos carriles de reloj C-H CSI_F_CLK_P Líneas de procesador CSI_F_CLK_N U/Y

CSI_G_CLK_P Líneas de procesador CSI_G_CLK_N U/Y

CSI_H_CLK_P Líneas de procesador CSI_H_CLK_N U/Y

Líneas de procesador CSI_RCOMP Compensación de resistencia CSI No se No se SE aplica aplica U/Y

Ficha técnica, Volumen 1 de 2 114 Descripción de la señal

11.6 Señales de capacidad de prueba

Mesa 11-9. Señales de capacidad de prueba

Tipo Tipo Nombre de Descripción Dir. de de Disponibilidad señal búfer enlace

Señalesde punto de interrupción y monitor derendimiento: salidas del procesador que indican el estado de los puntos de Líneas de BPM[3:0] I/O Gtl SE interrupción y los contadores programables procesador U/Y utilizados para supervisar el rendimiento del procesador.

Modo de sonda listo: PROC_PRDY es una salida de procesador utilizada por las Líneas de PROC_PRDY # herramientas de depuración para OOdSE procesador U/Y determinar la preparación de depuración del procesador.

Solicitud de modo de sonda: Las herramientas de depuración utilizan Líneas de PROC_PREQ # IGtlSE PROC_PREQ para solicitar la operación de procesador U/Y depuración del procesador.

Reloj deprueba: Esta señal proporciona la entrada de reloj para el bus de prueba del procesador (también conocido como el Líneas de PROC_TCK IGtlSE puerto de acceso de prueba). Esta señal procesador U/Y debe ser conducida baja o permitir que flote durante la alimentación en Reset.

Entrada de datosdeprueba: Esta señal transfiere datos de prueba en serie al Líneas de PROC_TDI procesador. Esta señal proporciona la IGtlSE procesador U/Y entrada serie necesaria para el soporte de especificación JTAG.

Salida de datosdeprueba: Esta señal transfiere datos de prueba en serie fuera del Líneas de PROC_TDO procesador. Esta señal proporciona la salida OOdSE procesador U/Y serie necesaria para el soporte de especificación JTAG.

Selección de mododeprueba: Una señal Líneas de PROC_TMS de soporte de especificación JTAG utilizada IGtlSE procesador U/Y por las herramientas de depuración.

Restablecimiento de prueba: Restablece la lógica del puerto de acceso de prueba Líneas de PROC_TRST # IGtlSE (TAP). Esta señal debe ser conducida bajo procesador U/Y durante la alimentación en Reset.

115 Ficha técnica, Volumen 1 de 2 Descripción de la señal

11.7 Señales de error y protección térmica

Mesa 11-10. Señales de error y protección térmica

Tipo Nombre de Tipo de Descripción Dir. de Disponibilidad señal búfer enlace

Error catastrófico: Esta señal indica que el sistema ha experimentado un error catastrófico y no puede seguir funcionando. El procesador establecerá esta señal para errores de comprobación de la máquina no recuperables u otros errores internos Todas las líneas de CATERR # OOdSE irrecuperables. CATERR se utiliza para la procesador señalización de los siguientes tipos de errores: MCERRheredados heredados, CATERR se afirma para 16 BCLKs. LOS IERR heredados, EL CATERR permanece afirmado hasta que se restablezca en frío o caliente.

Interfaz de control del entorno de plataforma: Una interfaz de banda lateral serie al procesador. Se utiliza principalmente para la gestión térmica, de energía y de PECI, Todas las líneas de PECI errores. Los detalles relativos a las I/O Asincró SE procesador especificaciones eléctricas, protocolos y nico funciones de PECIse pueden encontrar en la Especificación RS-Platform Environment Control Interface (PECI), Revisión 3.0.

Procesador caliente: PROCHOT se activa cuando los sensores de control de temperatura del procesador detectan que el procesador ha alcanzado su temperatura de GTL I Todas las líneas de PROCHOT # funcionamiento máxima y segura. Esto indica I/O SE OD O procesador que el circuito de control térmico (TCC) del procesador se ha activado, si está habilitado. Esta señal también se puede conducir al procesador para activar el TCC.

Viaje térmico: El procesador se protege del sobrecalentamiento catastrófico mediante el uso de un sensor térmico interno. Este sensor está muy por encima de la temperatura de funcionamiento normal para garantizar que no Todas las líneas de THRMTRIP # haya viajes falsos. El procesador detendrá OOdSE procesador todas las ejecuciones cuandola temperatura de unión supere aproximadamente los 125 oC. Esto es señalado al sistema por el pin THRMTRIP. Consulte las directrices de diseño apropiadas para los requisitos de terminación.

Ficha técnica, Volumen 1 de 2 116 Descripción de la señal

11.8 Señales de secuenciación de potencia

Mesa 11-11. Señales de secuenciación de potencia (Hoja 1 de 2)

Tipo Tipo Nombre de señal Descripción Dir. de de Disponibilidad búfer enlace

Potencia del procesador bueno: El procesador requiere que esta señal de entrada sea una indicación limpia de que las fuentes de alimentación VCC y VDDQ son estables y están dentro de las especificaciones. Este requisito se aplica independientemente del estado S del procesador. 'Limpiar' implica que Líneas de PROCPWRGD ICMOSSE la señal permanecerá baja (capaz de procesador U/Y hundir la corriente de fuga), sin fallos, desde el momento en que las fuentes de alimentación se encienden hasta que entran dentro de las especificaciones. La señal debe entonces pasar monotónicamente a un estado alto.

VCCST_OVERRIDE: señal de salida del PCH para mantener el VCCST encendido (en caso de que el VCCST No se No se Líneas de VCCST_OVERRIDE esté accionado abajo) para la O aplica aplica procesador U/Y capacidad de la activación del tipo C (conectado a VCCST_PWRGD_TCSS a bordo).

Potencia VCCST Buena: El procesador requiere que esta señal de entrada sea una indicación limpia de que las fuentes de alimentación VCCST y VDDQ son estables y están dentro de las especificaciones. Esta señal debe tener un nivel válido durante los Líneas de VCCST_PWRGOOD estados de potencia S0 y S3. 'Limpiar' ICMOSSE procesador U/Y implica que la señal permanecerá baja (capaz de hundir la corriente de fuga), sin fallos, desde el momento en que las fuentes de alimentación se encienden hasta que entran dentro de las especificaciones. La señal entonces transición monótona a un estado alto.

VCCST_PWRGD_TCSS: El procesador requiere que esta señal de entrada se afirme cuando el subsistema de tipo c requiere mantener la fuente VCCST activada (VCCST_OVERRIDE), incluso cuando se entra en los estados S3 – S5. Esta señal comienza como baja y Líneas de VCCST_PWRGD_TCSS puede cambiar la polaridad sólo en la ICMOSSE entrada a S3 – S5. procesador U/Y Si es necesario alternar, el nivel de señal debe cambiar siempre antes de la desaserción de VCCST_PWRGD señal en el flujo de entrada Sx. Esta señal debe tener un nivel válido durante los estados de potencia S0 – S5.

117 Ficha técnica, Volumen 1 de 2 Descripción de la señal

Mesa 11-11. Señales de secuenciación de potencia (Hoja 2 de 2)

Tipo Tipo Nombre de señal Descripción Dir. de de Disponibilidad búfer enlace

Socket Ocupado: Tirado hacia abajo directamente (0 ohmios) en el paquete del procesador al suelo. No hay No conexión con el silicio del procesador se No se Líneas de SKTOCC # SE para esta señal. Los diseñadores de aplic aplica procesador U/Y placas de sistema pueden utilizar esta a señal para determinar si el procesador está presente.

VIDSOUT, VIDSCK, VIDALERT: VIDSOUT I/O I:GTL/ Estas señales comprenden una interfaz O:OD síncrona serial de tres señales utilizada Líneas de VIDSCKpara transferir información de O Od SE procesador U/Y administración de energía entre el VIDALERT #procesador y los controladores del I CMOS regulador de voltaje.

11.9 Rieles de alimentación del procesador

Mesa 11-12. Señales de rieles de alimentación del procesador

Tipo Tipo Nombre de señal Descripción Dir. de de Disponibilidad búfer enlace

Carril de alimentación ON-Package Energí Vcc I -Línea U/Y-Processor IN VR (OPVR) a

Carril auxiliar de alimentación EN el Energí Vcc I -Línea U/Y-Processor IN_AUX paquete VR (OPVR) a

Energí _1p8AVcc Agente del sistema Power Rail I a -Línea U/Y-Processor

Carril de alimentación de memoria V I Energí -Línea U/Y-Processor DDQ del sistema a

Mantenga el voltaje para los modos Energí Vcc I -Línea U/Y-Processor ST de espera del procesador a

Tensión de sustain cerrada para los Energí Vcc I -Línea U/Y-Processor STG modos de espera del procesador a

Carriles de alimentación de los PL Energí Vcc I -Línea U/Y-Processor PLL del procesador a

Carriles de alimentación de los PL Energí Vcc I -Línea U/Y-Processor PLL_OC del procesador a

Vcc _SENSE Pines de detección de voltaje IN aislados de baja impedancia. Se PWR_ Línea U/Y-Processor _VCCSENSEde vcc pueden utilizar para detectar o SENSE IN_AUX medir el voltaje cerca del silicio. No Pines de detección de suelo de se aplic - referencia de baja impedancia a Vcc _VSSSENSE aislados. Se pueden utilizar para GND_ IN_AUX Línea U/Y-Processor detectar o medir el terreno de Sentid VssIN_SENSE o referencia al carril de tensión adecuado cerca del silicio.

Ficha técnica, Volumen 1 de 2 118 Descripción de la señal

Mesa 11-13. Señales de rieles de alimentación pull-up del procesador

Nombre de señal Descripción Dir. Tipo Disponibilidad

Carril de alimentación de referencia Potencia de STG_OUT_LGCVcc para todas las señales heredadas O referencia Línea U-Processor Pull-up en la plataforma.

Carril de alimentación de referencia Línea de procesador Vcc para señales heredadas Pull-up en la O Potencia de ST_OUT referencia Y plataforma.

Carril de alimentación de referencia para jTAG/PROCHOT Señales Pull-up Potencia de Línea de procesador O Vcc en la plataforma, Proveedor del riel referencia Y STG_OUT de potencia FPGM.

VCCSTG_OUT riel de alimentación. O Energía Línea U-Processor

Riel de alimentación de referencia para todas las señales de Potencia de Vcc O Línea U/Y-Processor IO_OUT depuración/config Pull-up en la referencia plataforma.

11.10 Señales de tierra, reservadas y no críticas para la función (NCTF)

Los siguientes son los tipos generales de señales reservadas (RSVD) y directrices de conexión: • RSVD – estas señales no deben estar conectadas. • RSVD_TP: estas señales deben enrutarse a un punto de prueba. • _NCTF: estas señales no son críticas para funcionar y no deben conectarse.

La conexión arbitraria de estas señales a VCC, VDDQ, VSS o a cualquier otra señal (incluidas entre sí) puede dar lugar a un mal funcionamiento de los componentes o a una incompatibilidad con procesadores futuros. Consulte Section 11-14, “Señales GND, RSVD y NCTF”.

Para un funcionamiento fiable, conecte siempre las entradas no utilizadas o las señales bidireccionales a un nivel de señal adecuado. Las entradas altas activas no utilizadas deben conectarse a través de una resistencia a tierra (VSS). Las salidas no utilizadas pueden quedar sin conexión, sin embargo, esto puede interferir con algunas funciones del puerto de acceso de prueba (TAP), complicar el sondeo del debug y prevenir las pruebas de análisis de límites. Se debe utilizar una resistencia al atelas de señales bidireccionales a la alimentación o a tierra. Al ate cualquier señal a la alimentación o a tierra, la resistencia también se puede utilizar para la capacidad de prueba del sistema. Los valores de resistencia deben estar dentro del 20 % de la impedancia de la traza de la placa base, a menos que se indique lo contrario en las directrices de diseño adecuadas.

Mesa 11-14. Señales GND, RSVD y NCTF (Hoja 1 de 2)

Nombre de señal Descripción

Vss Terreno: Nodo de tierra del procesador.

No crítico para funcionar: Estas señales son para la fiabilidad mecánica del paquete y Vss_NCTF no deben conectarse en la placa.

RSVD Reservado: Todas las señales que son RSVD no deben estar conectadas en la placa.

119 Ficha técnica, Volumen 1 de 2 Descripción de la señal

Mesa 11-14. Señales GND, RSVD y NCTF (Hoja 2 de 2)

Nombre de señal Descripción

Reservadono crítico para funcionar:RSVD_NCTF no debe estar conectado en la RSVD_NCTF placa.

Punto de prueba: Intel recomienda enrutar cada RSVD_TP a un punto de prueba accesible. Intel puede requerir estos puntos de prueba para la depuración específica de RSVD_TP la plataforma. Dejar estos puntos de prueba inaccesibles podría retrasar la depuración por parte de Intel.

11.11 Terminaciones internas de extracción/extracción del procesador

Mesa 11-15. Terminaciones internas de extracción/extracción del procesador

Tire hacia arriba/tire hacia Nombre de señal Carril Valor abajo

BPM_N[3:0] Tirar hacia arriba/ Pull Down VCCIO 16-60o

PROC_PREQ # Pull Up VCCSTG 3K

PROC_TDI Pull Up VCCSTG 3K

PROC_TMS Pull Up VCCSTG 3K

PROC_TRST # Pull Down VCCSTG 3K

PROC_TCK Pull Down VCCSTG 3K

CFG[19:0] Pull Up VCCIO 3K

§ §

Ficha técnica, Volumen 1 de 2 120 Especificaciones eléctricas

12 Especificaciones eléctricas

12.1 Rieles de alimentación del procesador

Línea de procesador Power Rail Descripción Línea de procesador U Y

Entrada FIVR1, núcleos IA de VCCIN SVID SVID procesador y power rail gráfico Componentes de entrada VccIN_AUX4 FIVR1, SA y PCH PCH VID PCH VID

VccST5 Sustain Power Rail Fijo Fijo

Sostenga el riel de alimenta- VccSTG5 Fijo Fijo ción cerrado

Carril de alimentación de los VccPLL Fijo Fijo PPL del procesador

VccPLL_OC3 Procesador PLLs OC power Rail Fijo Fijo

Corregido (depende de Power Rail del controlador de Corregido (depende de la VDDQ la tecnología de memoria integrado tecnología de memoria) memoria)

Vcc1P8A Carril de paquete, tipo C, PCH Fijo Fijo

Notas: 1. FIVR - Regulador de voltaje totalmente integrado Section 12.1.2, “Regulador de tensión integrado”referirse . 2. Para obtener más información sobre la RV de cada carril, consulte las Directrices de diseño correspondientes. 3. VccPLL_OC riel de alimentación debe obtenerse del VDDQ VR. La conexión debe ser a través de un interruptor de carga en el procesador Y, en el procesador U la conexión puede ser directa o a través del interruptor de carga dependiendo de la optimizaciónde energía deseada. 4. VccIN_AUX está teniendo pocos puntosde tensión definidos por PCH VID . 5. VccST y VccSTG estos rieles no se conectan al regulador de voltaje externo, además estánconectados al riel de alimentación VCC1P05 (desde PCH) a través de una puerta de alimentación.

12.1.1 Pines de alimentación y tierra

Todos los pines de alimentación deben estar conectados a sus respectivos planos de alimentación del procesador, mientras que todos los pines VSS deben estar conectados al plano de tierra del sistema. Se recomienda el uso de múltiples planos de potencia y tierra para reducir la caída de I*R.

12.1.2 Regulador de tensión integrado

Debido a la integración de los reguladores de voltaje de la plataforma en el procesador,

el procesador tiene un carril de tensión principal (VCCIN), el PCH tiene un carril de voltaje principal (VccIN_AUX) y un riel de voltaje para la interfaz de memoria (VDDQ). El riel de tensión VCCIN suministrará los reguladores de voltaje integrados que a su vez regularán los voltajes apropiados para los núcleos, caché, agente del sistema, TCSS y gráficos. Esta integración permite al procesador controlar mejor los voltajes en la

121 Ficha técnica, Volumen 1 de 2 Especificaciones eléctricas

matriz para optimizar entre el rendimiento y el ahorro de energía. El riel VCCIN seguirá siendo una tensión basada en VID con una línea de carga similar al riel de voltaje del núcleo en procesadores anteriores.

12.1.3 Identificación de voltaje VCC (VID) El procesador utiliza tres señales para la interfaz de IDentificación de Voltaje Serie (SVID) para soportar la selección automática de voltajes. La tabla VID especifica el nivel de tensión correspondiente al valor VID de 8 bits transmitido a través de VID serie. Un '1' en esta tabla se refiere a un nivel de alto voltaje y un '0' se refiere a un nivel de baja tensión. Si el circuito de regulación de voltaje no puede suministrar la tensión que se solicita, el regulador de voltaje debe desactivarse. Los tipos de búfer de señales VID son los siguientes: entrada de datos-GTL, salida de datos-OD, salida CLK- OD, Alerta de entrada-CMOS. Consulte Section 12-14, “Especificaciones de CC del grupo de señales CMOS” la tabla para Section 12-15, “GTL Signal Group y Open Drain Signal Group DC Especificaciones” conocer las especificaciones de CC y la tabla para las especificaciones de CC del búfer GTL/OD. Los códigos VID cambiarán debido a los cambios de temperatura y/o carga actual para minimizar la potencia de la pieza. Se proporciona un Table 12-1, “Procesador VccIN Modo Activo e Inactivo Especificaciones de Voltaje y Corriente DC”rango de voltaje en . Las especificaciones se establecen para que un regulador de voltaje pueda operar con todas las frecuencias soportadas.

Los valores VID del procesador individual se pueden establecer durante la fabricación para que dos dispositivos con la misma frecuencia de núcleo iA del procesador tengan diferentes configuraciones predeterminadas de VID. Esto se muestra en los Table 12-1, “Procesador VccIN Modo Activo e Inactivo Especificaciones de Voltaje y Corriente DC”valores de rango VID en . El procesador proporciona la capacidad de operar de forma transitoria a un VID adyacente y su voltaje asociado. Esto representará un desplazamiento de CC en la línea de carga.

12.2 Especificaciones de CC

Las especificaciones de CC del procesador en esta sección se definen en los pines de señal del procesador, a menos que se indique lo contrario. • Las especificaciones de CC para las señales LPDDR4/LPDDR4x/DDR4 se enumeran en la sección Especificaciones de voltaje y corriente. • La sección Especificaciones de voltaje y corriente enumera las especificaciones de CC para el procesador y solo son válidas mientras cumplen con las especificaciones de la temperatura de unión, la frecuencia del reloj y los voltajes de entrada. Lea todas las notas asociadas a cada parámetro. • Las tolerancias de CA para todos los rieles incluyen transitorios de voltaje y ondulación de voltaje del regulador de voltaje de hasta 1MHz. Consulte instrucciones adicionales para cada carril.

Ficha técnica, Volumen 1 de 2 122 Especificaciones eléctricas

12.2.1 Especificaciones de DC de los rieles de alimentación del procesador

12.2.1.1 Especificaciones de VccIN DC

Mesa 12-1. Procesador VccIN Modo Activo e Inactivo Especificaciones de Voltaje y Corriente DC (Hoja 1 de 2)

Unida Símbolo Parámetro Segmento Mínimo Habitual Máximo Nota1 d

Rango de voltaje para el Tensión de 1,2,3, modo de Todos 0 — 2.0 V funcionamiento 7,12 funcionamiento del procesador

Línea de 4,6,7,1 IccMAX Máximo procesador en U (15W) —— 70A1 (Procesador U) Procesador ICC 4-Core GT2

Línea de 4,6,7,1 IccMAX Máximo procesador en U (15W) —— 55A1 (Procesador U) Procesador ICC 2 núcleos GT2

Línea de 4,6,7,1 IccMAX Procesador procesador Y (9W) —— 49A1 (Procesador Y) máximo ICC 4-Core GT2

Corriente de Consulte el diseño térmico procesador IccTDC (TDC) para el ———adecuado A9 procesador Directrices de diseño Vcc Rail IN de energía PS0, PS1 — — N.o 20 Mv 3, 6, 8 Tolerancia de TOBVCC tensión PS2, PS3 35 euros

Tolerancia de PS0, PS1 N.o 15 Mv 3, 6, 8 Ondulación ondulación PS2, PS3 30 euros

Pendiente de la Línea U-Processor 0 — Mω 10,13,1 línea de carga 2 4,15 dentro de la DC_LL capacidad del bucle de Línea de 10,13,1 0 — Mω regulación VR procesador Y 2 4,15 (<-3KHz)

10,13,1 Línea de carga Línea U-Processor — — 4.2 Mω 4 AC_LL3 de CA 3 (> 3KHz) Línea de 10,13,1 procesador Y — — 4.7 Mω 4

Tiempo máximo de T_OVS_TDP_MA rebasamiento — — — 500 Μs X Modo TDP/ virus

V_OVS Máximo rebasamiento — — — 10 % TDP_MAX/ en modo TDP/ virus_MAX virus

123 Ficha técnica, Volumen 1 de 2 Especificaciones eléctricas

Mesa 12-1. Procesador VccIN Modo Activo e Inactivo Especificaciones de Voltaje y Corriente DC (Hoja 2 de 2)

Unida Símbolo Parámetro Segmento Mínimo Habitual Máximo Nota1 d

Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha posterior. 2. Cada procesador está programado con un valor máximo de identificación de voltaje válido (VID) que se establece en la fabricación y no se puede modificar. Los valores máximos individuales de VID se calibran durante la fabricación, de modo que dos procesadores con la misma frecuencia pueden tener diferentes configuraciones dentro del rango VID. Tenga en cuenta que esto difiere del VID empleado por el procesador durante un evento de administración de energía (Monitor térmico adaptable, Tecnología Intel SpeedStep mejorada o estados de baja potencia). 3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio. 4. Procesador VccIN VR para ser diseñado para soportar eléctricamente esta corriente. 5. Procesador VccIN VR que se diseñará térmicamente para soportar esta corriente indefinidamente. 6. No se puede garantizar la fiabilidad a largo plazo si se infringen los parámetros de tolerancia, ondulación y ruido del núcleo. 7. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/ Min. 8. PSx se refiere al estado de potencia del regulador de voltaje establecido por el protocolo SVID. 9. Consulte Intel Platform Design Studio (iPDS) para obtener el VCC mínimo, típico y máximo permitido para una corriente determinada y una corriente de diseño térmico (TDC). 10. LL medido en puntos de detección. 11. La columna Tipo representa IccMAX para la aplicación comercial, NO es una especificación - es una caracterización de muestras limitadas utilizando un conjunto limitado de puntos de referencia que se pueden superar. 12. Rango de tensión de funcionamiento en estado estacionario. 13. No se deben superar los valores de especificación LL. Si se supera, se espera una penalización de potencia, rendimiento y fiabilidad. 14. La línea de carga (AC/DC) debe medirse mediante la herramienta VRTT y programarse en consecuencia a través de las opciones de configuración de anulación de la línea de carga del BIOS. La programación del BIOS de la línea de carga AC/DC afecta directamente a los voltajes de funcionamiento (AC) y a las mediciones de potencia (DC). Un diseño de placa superior con una línea de carga de CA más superficial puede mejorar la potencia, el rendimiento y las térmicas en comparación con las placas diseñadas para la impedancia POR. 15. El valor óptimo dependerá del diseño de la vr de la plataforma y de la carga de trabajo.

12.2.1.2 Especificaciones de CC Vcc1p8A Mesa 12-2. Procesador Vcc1p8A Fuente Voltaje CC y Especificaciones de Corriente

Habitu Símbolo Parámetro Segmento Mínimo Máximo Unidad Notas1,2 al

Tensión del paquete Vcc Todos — 1.8 — V 1,3 1p8A (especificación DC)

MAX_ Corriente máxima para carril Línea U- icc1p8A ——700 Ma 1 1p8A Processor Línea de procesador Y ——500 Ma

TOB Vcc1p8A Tolerancia Vcc1p8A Todos AC+DC: 5% % 1,3,4

Ondulación Tolerancia de ondulación Todos — — 90 Mv 1 Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha posterior. 2. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/ Min. 3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio. 4. Para voltaje menos de 1v TOB será 50mv.

Ficha técnica, Volumen 1 de 2 124 Especificaciones eléctricas

12.2.1.3 Especificaciones de CC VccIN_AUX

Mesa 12-3. Especificaciones de corriente y voltaje de CC de suministro VccIN_AUX

Unid Símbolo Parámetro Segmento Mínimo Habitual Máximo Nota1 ad

Línea U-Processor 01.8 — V 1,3,4 Vccin_AUX Línea de V 1,3,4 procesador Y 0 1.65 1.8

Línea de procesador en U (15W) 0— 32 4-Core GT2

Máxima Línea de IccMAX VccIN_AUX procesador en U A1 Icc (15W) 0— 32 2 núcleos GT2

Línea de procesador Y (9W) 0— 22 4-Core GT2

Presupuesto Línea U - TOBVCC de tolerancia Procesador — — AC+DC: -10/+5 % 1,3,6 de voltaje

Línea de — — AC+DC: 7,5 % 1,3,6 procesador Y

VOS Tensión de Todos — — — — 1.95 V 7 rebasa-

TVOS Tiempo de Todos ———— 5Nos7 rebasa- Línea de — — Línea de procesador Y 5.9 carga de CA 3 (<1MHz) Línea U-Processor — — 4.9 AC_LL Mω 4,5 Línea de — — Línea de procesador Y 6.5 carga de CA 2 (1-40MHz) Línea U-Processor — — 8.0 Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha posterior. 2. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/ Min. 3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio. 4. La impedancia máxima permitida entre 1MHz-40MHz es menor que LL3. Cumpla con el objetivo de impedancia recomendado para evitar problemas de ruido de acoplamiento. 5. Los valores LL3 son de referencia. debe cumplir con la especificación de tolerancia de voltaje. 6. Valores de presupuesto de Tolerancia de tensión Incluye ondas. 7. Se permite el rebasamiento con voltaje máximo de 2.13V si se sostuvo por menos de 500us. 8. Este carril se puede conectar a1.65v . 9. VccIN_AUX está teniendo pocos puntosde tensión definidos por PCH VID .

125 Ficha técnica, Volumen 1 de 2 Especificaciones eléctricas

12.2.1.4 Especificaciones de VDDQ DC

Mesa 12-4. Controlador de memoria (VDDQ) Fuente De voltaje de CC y especificaciones de corriente

Unida Símbolo Parámetro Segmento Mínimo Habitual Máximo Nota1 d

Tensión de alimentación de I/O del V Todos Typ-5% 1.1 Typ+5% V 3,4,5 DDQ (LPDDR4/x) procesador para LPDDR4/x

Tensión de VDDQ (DDR4) alimentación de I/O del Todos Typ-5% 1.2 Typ+5% V 3,4,5 procesador para DDR4

TOBVDDQ Tolerancia VDDQ Todos AC+DC: 5% % 3,4,6 MAX_VDDQ Corriente máxima para Línea de A 2 —— 3 Icc(LPDDR4/x) vddq (LPDDR4/x) procesador Y Línea U- ——3.5 Processor

MAX_VDDQ Corriente máxima para Línea U- Icc v rail ——3.5 (DDR4) ddq Processor (DDR4)

Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha posterior. 2. La corriente suministrada a los módulos DIMM no está incluida en esta especificación. 3. Incluye error de CA y CC, donde el ruido de CA es ancho de banda limitado a menos de 100 MHz, medido en pines de paquete. 4. No hay requisito en el desglose de AC versus ruido de CC. 5. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio. 6. Para voltaje menos de 1v TOB será 50mv.

12.2.1.5 Especificaciones de VccST DC

Mesa 12-5. Vcc Sustain (VccST) Fuente Voltaje CC y Especificaciones de Corriente

Unida Símbolo Parámetro Segmento Mínimo Habitual Máximo Notas 1,2 des

Procesador Vcc Todas las líneas de Vcc Sustain tensión de —1.025 —V 3 ST procesador alimentación

TOBST ToleranciaVccST Todos AC+DC: 5% % 3,5

MAX_ST de la Corriente máxima Línea U-Processor — — 800 Ma 4 CPI para VccST Línea de procesador Y — — 300 Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha posterior. 2. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/ Min. 3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio. 4. La especificación máxima deIcc MAX_ST es preliminar y se basa en la estimación inicial del presilicio y está sujeta a cambios. 5. Para voltaje menos de 1v TOB será 50mv.

Ficha técnica, Volumen 1 de 2 126 Especificaciones eléctricas

Mesa 12-6. Vcc Sustain Gated (VccSTG) Suministra Especificaciones de Voltaje de CC y Corriente

Unida Símbolo Parámetro Segmento Mínimo Habitual Máximo Notas 1,2 des

Procesador Vcc VccSTG Sustain tensión de Todos — 1.025 — V 3 alimentación

TOBSTG Tolerancia Vcc STG Todos AC+DC: 5% % 3,5

iccMAX_STG Corriente máxima Línea U -Procesador — — 150 Ma 4 para VccSTG Línea de procesador Y — — 60 Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha posterior. 2. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/ Min. 3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio. 4. La especificación máxima deIcc MAX_ST es preliminar y se basa en la estimación inicial del presilicio y está sujeta a cambios. 5. Para voltaje menos de 1v TOB será 50mv.

12.2.1.6 Especificaciones de VccPLL DC

Mesa 12-7. Procesador PLL (VccPLL) Especificaciones de corriente y voltaje de CC de alimentación

Unida Símbolo Parámetro Segmento Mínimo Habitual Máximo Notas1,2 d

Tensión de alimentación Vcc Todos — 1.025 — V 3 PLL PLL (especificación DC)

TOBCCPLL ToleranciaPLL_OC Vcc Todos AC+DC: 5% % 3,4

Línea U-Processor — — MAX_VCCPLL de Corriente máxima para 90 Ma Línea de la CPI vccPLL Rail —— procesador Y

Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha posterior. 2. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/ Min. 3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio. 4. Para voltaje menos de 1v TOB será 50mv.

Mesa 12-8. PLL_OC del procesador (VccPLL_OC) Especificaciones de voltaje de CC y corriente de alimentación (Hoja 1 de 2)

Símbolo Parámetro Segmento Mínimo Habitual Máximo Unidad Notas1,2

tensión de VccPLL_OC alimentación PLL_OC Todos — V DDQ —V3 (especificación DC)

CCPLL_OCTOB Tolerancia PLL_OC Vcc Todos AC+DC: 5% % 3,4

127 Ficha técnica, Volumen 1 de 2 Especificaciones eléctricas

Mesa 12-8. PLL_OC del procesador (VccPLL_OC) Especificaciones de voltaje de CC y corriente de alimentación (Hoja 2 de 2)

Línea U- — — 160 MAX_VCCPLL_O Corriente máxima para Processor Ma 5 C vcc Rail de La Cpi PLL Línea de — — 170 procesador Y

Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha posterior. 2. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/ Min. 3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio. 4. Para voltaje menos de 1v TOB será 50mv. 5. Los valores icc MAX se basan en el voltaje VDDQ1.1V.

Ficha técnica, Volumen 1 de 2 128 Especificaciones eléctricas

12.2.2 Especificaciones de DC de interfaces de procesador

12.2.2.1 Especificaciones DDR4 DC Mesa 12-9. DDR4 Especificaciones de DC del Grupo de Señales (Hoja 1 de 2)

Línea U-Processor Unida Símbolo Parámetro Notas1 des Mínimo Habitual Máximo

V Entrada de baja tensión 0.75* IL — 0.68*Vddq V 2, 3, 4 Vddq

V Entrada de alto voltaje 0.82* 0.75* IH — V 2, 3, 4 Vddq Vddq

R Resistencia a la extracción del ON_UP(DQ) 25 — 60 Ω 5,12 búfer de datos

R Resistencia de extracción del ON_DN(DQ) 26 — 75 búfer de datos

RODT(DQ) Resistencia equivalente a la terminación en el dado para 25 — Hi-Z Ω 6, 12 señales de datos

VODT(DC) Punto de trabajo de CC de terminación en el dado 0.7* 0.75* 0.8* V 12 (controlador configurado en modo Vddq Vddq Vddq de recepción)

R Resistencia a la extracción del ON_UP (CK) 25 — 60 Ω 5, 12 búfer de reloj

R Resistencia de extracción del ON_DN (CK) 25 — 75 Ω 5, 12 búfer del reloj

R Resistencia a la extracción del ON_UP(CMD) 23 — 50 Ω 5, 12 búfer de mando

R Resistencia de extracción del ON_DN(CMD) 24 — 57 Ω 5, 12 búfer de comandos

R Resistencia a la extracción del ON_UP(CTL) 23 — 50 Ω 5, 12 búfer de control

R Resistencia de extracción del ON_DN(CTL) 24 — 57 Ω 5, 12 búfer de control

RON_UP Resistencia a la extracción del búfer de control de compota de (SM_PG_CNTL1) 45 — 125 Ω — alimentación de la memoria del sistema

RON_DN Resistencia de extracción del búfer de control de la compuerta (SM_PG_CNTL1) 40 — 130 Ω — de alimentación de la memoria del sistema

ILI Corriente de fuga de entrada (DQ, CK) 0 V — — 1.1 Ma — 0.2*Vddq 0.8*Vddq

DDR0_VREF_DQ Tensión de salida VREF

DDR1_VREF_DQ Trainable VDDQ/2 Trainable V — DDR_VREF_CA

SM_RCOMP[0] Resistencia al Comando COMP 99 100 101 Ω 8

SM_RCOMP[1] Resistencia de datos COMP 99 100 101 Ω 8

SM_RCOMP[2] Resistencia ODT COMP 99 100 101 Ω 8

129 Ficha técnica, Volumen 1 de 2 Especificaciones eléctricas

Mesa 12-9. DDR4 Especificaciones de DC del Grupo de Señales (Hoja 2 de 2)

Línea U-Processor Unida Símbolo Parámetro Notas1 des Mínimo Habitual Máximo

Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se aplican a todas las frecuencias del procesador. Las especificaciones de temporización solo dependen de la frecuencia de funcionamiento del canal de memoria y no de la frecuencia nominal máxima. 2. VIL se define como el nivel de voltaje máximo en un agente receptor que se interpretará como un valor bajo lógico. 3. VIH se define como el nivel de voltaje mínimo en un agente receptor que se interpretará como un valor alto lógico. 4. VIH y VOH pueden experimentar excursiones por encima de VDDQ. Sin embargo, los controladores de señal de entrada deben cumplir con las especificaciones de calidad de la señal. 5. Resistencia de arriba/abajo después de la compensación (suponiendo una inexactitud de COMP del 5%). Nota: El entrenamiento de potencia del BIOS puede cambiar estos valores significativamente en función del margen/equilibrio de potencia. 6. Valores de ODT después de COMP (suponiendo una inexactitud del 5%). BIOS MRC puede reducir la fuerza de la ODT hacia. 7. Los valores mínimo y máximo para estas señales son programables por BIOS a uno de los dos conjuntos. 8. SM_RCOMP[x] resistencia debe proporcionarse en la placa base con resistencias del 1%. SM_RCOMP[x] resistencias son a VSS. Los valores son estimaciones previas al silicio y están sujetos a cambios. 9. SM_DRAMPWROK debe tener un máximo de 15 ns de tiempo de subida o bajada sobre VDDQ * 0,30 x 100 mV y el borde debe ser monotónico. 10. SM_VREF se define como VDDQ/2 para DDR4/LPDDR4. 11. La tolerancia RON es preliminar y puede estar sujeta a cambios. 12. El rango máximo-min es correcto, pero el punto central está sujeto a cambios durante el entrenamiento de arranque MRC. 13. El procesador puede dañarse si VIH supera la tensión máxima durante períodos prolongados.

12.2.2.2 Especificaciones de LPDDR4/x DC Mesa 12-10. Especificaciones de DC del grupo de señales LPDDR4/x (Hoja 1 de 2)

Línea U/Y-Processor Unidad Símbolo Parámetro Notas1 es Mínimo Habitual Máximo

V Entrada de baja tensión 0.2* IL — 0.08 Vddq V 2, 3, 4 Vddq *

V Entrada de alto voltaje 0.2* IH 0.35 Vddq — V 2, 3, 4 * Vddq

R Resistencia a la extracción del 25 60 ON_UP(DQ) — Ω 5,12 búfer de datos (LP4x:23) (LP4x:58)

R Resistencia de extracción del 25 72 ON_DN(DQ) — Ω 5,12 búfer de datos (LP4x:26) (LP4x:85)

R Resistencia equivalente a la ODT(DQ) 28 terminación en el dado para — Hi-Z Ω 6, 12 (LP4x:26) señales de datos

V Punto de trabajo de CC de 0.2* Vddq ODT(DC) 0.15*Vddq 0.25*Vddq terminación en el dado (controlador configurado en (LP4x: V 10 (LP4x: 0,25* (LP4x:0.35* modo de recepción) 0.3* Vddq) Vddq) Vddq)

R Resistencia a la extracción del 24 60 ON_UP (CK) — Ω 5, 12 búfer de reloj (LP4x:30) (LP4x:59)

R Resistencia de extracción del 92 ON_DN (CK) 28 — Ω 5, 12 búfer del reloj (LP4x:94)

R Resistencia a la extracción del ON_UP(CMD) 26 — 50 Ω 5, 12 búfer de mando

R Resistencia de extracción del 22 ON_DN(CMD) — 67 Ω 5, 12 búfer de comandos (LP4x:20)

R Resistencia a la extracción del ON_UP(CTL) 26 — 50 Ω 5, 12 búfer de control

R Resistencia de extracción del 22 ON_DN(CTL) — 67 Ω 5, 12 búfer de control (LP4x:20)

Ficha técnica, Volumen 1 de 2 130 Especificaciones eléctricas

Mesa 12-10. Especificaciones de DC del grupo de señales LPDDR4/x (Hoja 2 de 2)

Línea U/Y-Processor Unidad Símbolo Parámetro Notas1 es Mínimo Habitual Máximo

RON_UP Resistencia a la extracción del búfer de control de compota No se (SM_VTT_CTL1) No se aplica — No se aplica Ω de alimentación de la aplica memoria del sistema

RON_DN Resistencia de extracción del búfer de control de la No se (SM_VTT_CTL1) No se aplica — No se aplica Ω compuerta de alimentación aplica de la memoria del sistema

ILI Corriente de fuga de entrada (DQ, CK) 0 V — — 1 Ma — 0.2*VDDQ 0.8*VDDQ DDR0_VREF_DQ Tensión de salida VREF DDR1_VREF_DQ Trainable V — DDR_VREF_CA

SM_RCOMP[0] Resistencia al Comando 99 100 101 Ω 8 COMP

SM_RCOMP[1] Resistencia de datos COMP 99 100 101 Ω 8

SM_RCOMP[2] Resistencia ODT COMP 99 100 101 Ω 8

Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se aplican a todas las frecuencias del procesador. Las especificaciones de temporización solo dependen de la frecuencia de funcionamiento del canal de memoria y no de la frecuencia nominal máxima. 2. VIL se define como el nivel de voltaje máximo en un agente receptor que se interpretará como un valor bajo lógico. 3. VIH se define como el nivel de voltaje mínimo en un agente receptor que se interpretará como un valor alto lógico. 4. VIH y VOH pueden experimentar excursiones por encima de VDDQ. Sin embargo, los controladores de señal de entrada deben cumplir con las especificaciones de calidad de la señal. 5. Resistencia de arriba/abajo después de la compensación (suponiendo una inexactitud de COMP del 5%). Tenga en cuenta que el entrenamiento de potencia del BIOS puede cambiar estos valores significativamente en función del margen/ equilibrio de potencia. 6. Valores de ODT después de COMP (suponiendo una inexactitud del 5%). BIOS MRC puede reducir la fuerza de la ODT hacia 7. Los valores mínimo y máximo para estas señales son programables por BIOS a uno de los dos conjuntos. 8. SM_RCOMP[x] resistencia debe proporcionarse en la placa base con resistencias del 1%. SM_RCOMP[x] resistencias son a VSS. Los valores son estimaciones previas al silicio y están sujetos a cambios. 9. SM_DRAMPWROK debe tener un máximo de 15 ns de tiempo de subida o bajada sobre VDDQ * 0,30 x 100 mV y el borde debe ser monotónico. 10. SM_VREF se define como VDDQ/2 para DDR4/LPDDR4. 11. La tolerancia RON es preliminar y puede estar sujeta a cambios. 12. El rango máximo-min es correcto, pero el punto central está sujeto a cambios durante el entrenamiento de arranque MRC. 13. El procesador puede dañarse si VIH supera la tensión máxima durante períodos prolongados.

12.2.2.3 Especificaciones de CC de la interfaz de visualización digital (DDI)

Mesa 12-11. Especificaciones de DC del grupo de interfaz de pantalla digital (DP/HDMI) (Hoja 1 de 2)

Habitu Símbolo Parámetro Mínimo Máximo Unidades Notas1 al

VIL Entrada auxiliar de baja tensión — — 0.8 V

VIH Entrada auxiliar de alto voltaje 2.25 — 3.6 V

VOL DDIB_TXC[3:0] Salida Baja Tensión DDIC_TXC[3:0] Salida Baja Tensión — — 0.25*VccIO V1,2 DDID_TXC[3:0] Salida Baja Tensión

131 Ficha técnica, Volumen 1 de 2 Especificaciones eléctricas

Mesa 12-11. Especificaciones de DC del grupo de interfaz de pantalla digital (DP/HDMI) (Hoja 2 de 2)

Habitu Símbolo Parámetro Mínimo Máximo Unidades Notas1 al

VOH DDIB_TXC[3:0] Salida de alto voltaje DDIC_TXC[3:0] Salida de alto voltaje 0.75*VCCIO —— V 1,2 DDID_TXC[3:0] Salida de alto voltaje

ZTX-DIFF-DC Impedancia diferencial de TX DE CC 100 — 120 Ω Notas: 1. LaE/S de Vcc depende del segmento. 2. Los niveles VOL y VOH dependen del nivel elegido por la plataforma.

12.2.2.4 DisplayPort* integrado (eDP*) Especificación dc Mesa 12-12. Especificaciones integradas de DisplayPort* (eDP*) Group DC

Habitu Símbolo Parámetro Mínimo Máximo Unidades al

VOL eDP_DISP_UTIL salida de baja tensión — — 0.1*VccIO V

VOH salida eDP_DISP_UTIL alta tensión 0.9*VccIO —— V

RUP eDP_DISP_UTIL Pull-up interno 45 — — Ω

RABAJO eDP_DISP_UTIL Desconexión interna 45 — — Ω

Ficha técnica, Volumen 1 de 2 132 Especificaciones eléctricas

12.2.2.5 ESPECIFICAciones de CC del receptor MIPI* CSI-2 D-Phy Mesa 12-13. MIPI* CSI-2 D-Phy HS Receptor ESPECIFICAciones DC

Unidade Símbolo Parámetro Mínimo Habitual Máximo Notas s

V Modo de recepción HS de voltaje de modo CMRX(DC) 70 — 330 Mv 1,2 común

——70Mv3 VIDTH Entrada diferencial umbral alto ——40Mv4

VIDTL Umbral bajo de entrada diferencial -70 — — Mv 3 -40 — — Mv 4

V Alta tensión de entrada de un solo IHHS — — 460 Mv 1 extremo

VILHS Entrada de extremo único de baja tensión -40 — — Mv 1 V Umbral de extremo único para la TERM-EN — — 450 Mv terminación del SA

ZID Impedancia de entrada diferencial 80 100 125 Ω Notas: 1. Excluyendo la posible interferencia RF adicional de la onda sinusoidal pico de 100mV más allá de 450MHz. 2. Este valor de tabla incluye una diferencia de tierra de 50mV entre el transmisor y el receptor, la tolerancia de nivel de modo común estática y variaciones por debajo de 450MHz. 3. Para dispositivos compatibles con velocidades de datos < 1,5 Gbps. 4. Para dispositivos compatibles con velocidades de datos > 1,5 Gbps. 5. Señales asociadas: MIPI* CSI2: Consulte MIPI® Alliance D-PHY Specification 1.2.

12.2.2.6 Especificaciones de CC CMOS

Mesa 12-14. Especificaciones de CC del grupo de señales CMOS

Símbolo Parámetro Mínimo Máximo Unidades Notas1

VIL Entrada de baja tensión — Vcc*0.3 V 2, 5

VIH Entrada de alto voltaje Vcc*0.7 — V 2, 4, 5

RON Buffer on Resistance 20 70 Ω -

ILI Corriente de fuga de entrada — 150 euros µa 3 Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se aplican a todas las frecuencias del procesador. 2. El Vcc mencionado en estas especificaciones se refiere a VccST/IOinstantáneo. 3. Para VIN entre "0" V y VccST. Medido cuando el conductor es tri-declarado. 4. VIH puede experimentar excursiones por encima de VccST. Sin embargo, los controladores de señal de entrada deben cumplir con las especificaciones de calidad de la señal. 5. N/A.

12.2.2.7 Especificación de GTL y OD DC Mesa 12-15. GTL Signal Group y Open Drain Signal Group DC Especificaciones

Unidad Símbolo Parámetro Mínimo Máximo Notas1 es

V Voltaje bajo de entrada (TAP, excepto IL — 0.6*Vcc V 2, 5 PROC_JTAG_TCK, PROC_JTAG_TRST)

V Entrada de alto voltaje (TAP, excepto IH 0.72*Vcc — V 2, 4, 5 PROC_JTAG_TCK, PROC_JTAG_TRST)

133 Ficha técnica, Volumen 1 de 2 Especificaciones eléctricas

Mesa 12-15. GTL Signal Group y Open Drain Signal Group DC Especificaciones

Unidad Símbolo Parámetro Mínimo Máximo Notas1 es

V Voltaje bajo de entrada (PROC_JTAG_TCK, IL — 0.3*Vcc V 2, 5 PROC_JTAG_TRST)

V Entrada de alto voltaje (PROC_JTAG_TCK, IH 0.7*Vcc — V 2, 4, 5 PROC_JTAG_TRST)

VHYSTERESIS Tensión de histéresis 0.2*Vcc — V -

RON Búfer de resistencia (TDO) 7 17 Ω -

VIL Voltaje bajo de entrada (otros GTL) — 0.6*Vcc V 2, 5

VIH Entrada de alto voltaje (otros GTL) 0.72*Vcc — V 2, 4, 5

RON Búfer de resistencia (BPM) 12 28 Ω -

RON Búfer en resistencia (otros GTL) 16 24 Ω -

ILI Corriente de fuga de entrada — 150 euros µa 3 Notas: 1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se aplican a todas las frecuencias del procesador. 2. El Vcc mencionado en estas especificaciones se refiere a VccST/IOinstantáneo. 3. Para VIN entre 0V y Vcc. Medido cuando el conductor es tri-declarado. 4. VIH y VOH pueden experimentar excursiones por encima de Vcc. Sin embargo, los controladores de señal de entrada deben cumplir con las especificaciones de calidad de la señal. 5. N/A.

12.2.2.8 Características de PECI DC

La interfaz PECI funciona a una tensión nominal establecida por VccST. El conjunto de especificaciones eléctricas de CC que se muestra en la siguiente tabla se utiliza con dispositivos que operan normalmente desde una fuente de interfaz VccST.

Los niveles nominales de VccST variarán entre las familias de procesadores. Todos los dispositivos PECI funcionarán en el nivelVcc ST determinado por el procesador instalado en el sistema.

Mesa 12-16. Límites Eléctricos PECI DC

Símbolo Definición y condiciones Mínimo Máximo Unidades Notas1

Rup Resistencia interna al tirón 15 45 Ω 3

Vin Rango de voltaje de entrada -0.15 VccST + 0.15 V -

Vhistéresis Histéresis 0.1 * VccST — V - V Voltaje de entrada Voltaje de umbral de borde 0.275 * IL 0.525 * V - bajo VccST VccST V Voltaje de entrada Voltaje de umbral de alto IH 0.550 * 0.725 * V - borde VccST VccST

Autobús C Capacitancia de bus por nodo — 10 Pf -

Almohadilla C Capacitancia de Pad 0.7 1.8 Pf - Ileak000 Corriente de fuga a 0V — 0.25 Ma -

Ileak100 Corriente de fuga - VccST — 0.15 Ma - Notas: 1. VccST suministra la interfaz PECI. El comportamiento de PECI no afecta a las especificaciones min/max de VccST. 2. La especificación de fuga se aplica a los dispositivos alimentados en el bus PECI. 3. La resistencia de extracción interna del búfer PECI medida en 0,75* VccST.

Ficha técnica, Volumen 1 de 2 134 Especificaciones eléctricas

Histéresis del dispositivo de entrada

Los búferes de entrada en los modelos cliente y host deben utilizar un diseño de entrada activado por Schmitt para mejorar la inmunidad al ruido. Utilice la figura siguiente como guía para el diseño del búfer de entrada.

Ilustración 12-1. Histéresis del dispositivo de entrada

VTTD

Maximum VP PECI High Range

Minimum VP Minimum Valid Input Hysteresis Signal Range

Maximum VN

Minimum VN PECI Low Range

PECI Ground

12.3 Conexión del puerto de acceso de prueba (TAP)

Debido a los niveles de voltaje admitidos por otros componentes en la lógica del puerto de acceso de prueba (TAP), Intel recomienda que el procesador sea el primero en la cadena TAP, seguido de cualquier otro componente dentro del sistema. Se debe utilizar un búfer de traslación para conectarse al resto de la cadena a menos que uno de los otros componentes sea capaz de aceptar una entrada de la tensión adecuada. Se pueden requerir dos copias de cada señal con cada conducción de un nivel de voltaje diferente.

El procesador es compatible con los estándares IEEE 1149.1-2001 e IEEE 1149.6-2003 de Boundary Scan (JTAG).

12.3.1 Especificaciones de calidad de la señal de memoria del sistema

Las especificaciones de calidad de la señal para las señales diferenciales se incluyen como parte de las especificaciones de CC y las especificaciones de CA. Se han simulado varios escenarios para generar un conjunto de directrices de diseño.

§ §

135 Ficha técnica, Volumen 1 de 2 Especificaciones mecánicas del paquete

13 Especificaciones mecánicas del paquete

13.1 Atributos mecánicos del paquete

La línea de procesadores U/Y utiliza una tecnología Flip Chip disponible en un paquete de Ball Grid Array (BGA). En la tabla siguiente se proporciona una visión general de los atributos mecánicos del paquete.

Mesa 13-1. Atributos mecánicos del paquete

Línea de procesador Y Línea de procesador U Formato Parámetro 4 Core GT2 4/2 Core GT2

Tipo de formato Flip Chip Ball Grid Array Flip Chip Ball Grid Array

Matriz de rejilla de bolas Matriz de rejilla de bolas Interconexión Tecnología de (BGA) (BGA) paquetes Sin plomo Sí Sí

Retardante de llama Sí Sí halogenado libre

Composición de bola SAC405 SAC405 de soldadura

Recuento de bolas/pin 1377 1526

Bolas de esquina 11 bolas por esquina, 9@A1 4 a 6 bolas por esquina NCTF

Patrón de matriz de Configuración del Balls Anywhere Balls Anywhere cuadrícula paquete Capacitores del lado Sí (altura máxima de 250um) Sí (altura máxima de 250um) de la tierra

Capacitores de lado No No de troquel

Configuración de Paquete Multi-Chip de 2 Paquete Multi-Chip de 2 Dados troquel Dados (MCP) (MCP)

Tamaño nominal del 26,5x18,5 mm 50x25 mm paquete Dimensiones del paquete Altura Z 0.936 a 0,088 1.197 a 0,096

Pitch Min Ball/Pin 0,43 mm 0,65 mm

13.2 Especificaciones de carga y presión de troquelado del paquete

Intel ha definido los límites máximos de carga de compresión total que se pueden aplicar al paquete para las siguientes STU. El diseño del sistema no debe superar este valor.

Ficha técnica, Volumen 1 de 2 136 Especificaciones mecánicas del paquete

13.2.1 Especificaciones de carga de paquetes

Carga normal Asunciones Suposiciones mínimas estática máxima Formato de placa de de espesor de PCB [mm/ Notas (datos respaldo mils] preliminares)

Línea de 10 NO 0.7-0.9\28-36 1,2,3,6,7,8,9 procesador Y 5 NO 0.6 \ 24 1,2,3,6,7,8,9

Línea U-Processor 15 NO 0.8-1.2 \32-47 1,2,3,5,6,7,8,9

Notas: 1. El mecanismo de fijación de la solución térmica no debe inducir tensión continua al envase. Sólo puede aplicar una carga uniforme al troquel para mantener una interfaz térmica. 2. Esta especificación se aplica a la carga de compresión uniforme en la dirección perpendicular a la superficie superior de los troqueles. La carga debe centrarse en el centro de matriz del procesador. 3. Esta especificación se basa en pruebas limitadas para la caracterización del diseño. 4. Todos los valores son valores anteriores al silicio y están sujetos a cambios. 5. La placa de respaldo también es aceptable si se desea. 6. Se deben tener en cuenta las consideraciones para garantizar que la carga estática de estado estable en los paquetes no supere los límites recomendados. La carga estática excesiva de estado estable puede inducir grietas en la bola de soldadura, especialmente durante un período de tiempo, lo que resulta en una mayor tasa de fallas. 7. Esta carga de compresión estática no debe superarse, por lo que se debe tener en cuenta la tolerancia del paquete y las tolerancias de la solución térmica (incluido el mecanismo de conexión) al calcular o medir la carga estática en el paquete. 8. Un diseño de solución térmica ideal aplicaría una carga lo más uniforme posible en todos los troqueles con el fin de optimizar el rendimiento térmico y minimizar el riesgo mecánico. 9. El soporte estructural térmico debe estar conectado a la placa base (como placa de respaldo o bloque) o integrado en la base del sistema, cuando corresponda.

13.2.2 Especificaciones de presión de matriz

Intel elige una métrica más relevante para la carga concentrada en función de la física riesgo de no evaluar los daños causados por la matriz debido a la habilitación de la solución térmica.

La presión de compresión estática se refiere a la presión de estado estacionario a largo plazo aplicada a el troquel de la solución térmica una vez completado el montaje del sistema.

Presión de compresión transitoria se refiere a la presión sobre los dados en cualquier momento durante los procedimientos de montaje/desmontaje de la solución térmica. Otros procedimientos del sistema, como la reparación/reelaboración, también pueden provocar una carga de alta presión en el troquel y deben evaluarse para garantizar que no se superen estos límites.

Métrica: Esta métrica es presión sobre un área de 2 mm x 2 mm.

Mesa 13-2. Especificaciones de carga de paquetes

Presión de compresión estática1 Presión de compresión transitoria1 Formato [PSI] [PSI]

Línea de procesador 800 800 Y

Línea U-Processor 800 800

Nota: Esta es la carga y la presión que Intel ha probado para un único ciclo de montaje. Esta métrica es la presión sobre 2 mm2 (2 mm x 2 mm) de área.

137 Ficha técnica, Volumen 1 de 2 Especificaciones mecánicas del paquete

13.3 Especificaciones de almacenamiento de paquetes

Parámetro Descripción Mín. Máx. Notas

La temperatura de almacenamiento del dispositivo no operativo. Los daños (latentes o de otro tipo) pueden ocurrir TALMACENAMIENTO ABSOLUTO cuando se someten a esta temperatura -25 oC 125 oC 1, 2, 3 durante cualquier período de tiempo en la bolsa de barrera de humedad sellada Intel Original y / o caja.

El límite de temperatura de almacenamiento ambiente (en medios de envío) durante el período de tiempo -5 oC 40 oC 1, 2, 3 ALMACENAMIENTO T SUSTAINED sostenido como se especifica a continuación en la bolsa de barrera de humedad sellada Intel Original y / o caja.

La humedad relativa máxima del almacenamiento del dispositivo durante el período de tiempo sostenido como se ALMACENAMIENTO SOSTENIDO 60% a 24 oC 1, 2, 3 DE RH especifica a continuación en la bolsa de barrera de humedad sellada Intel Original y / o caja.

Dispositivos sensibles a la humedad: 60 meses a partir de la Tiempo máximo: asociado con la vida útil fecha del sello de la ALMACENAMIENTO No se SOSTENI del cliente en la bolsa de barrera de bolsa; Dispositivos no 1, 2, 3 EL TIEMPO aplica DO EN humedad sellada Intel Original y / o caja. sensibles a la humedad: 60 meses a partir de la fecha del lote

Notas: 1. TABSOLUTE STORAGE se aplica únicamente al componente no ensamblado y no se aplica a los medios de envío, bolsas de barrera de humedad o desecante. Se refiere a un dispositivo componente que no está montado en una placa o toma que no debe conectarse eléctricamente a una referencia de tensión o señales de I/O. 2. Las temperaturas especificadas se basan en los datos recopilados. La clasificación del nivel de humedad JEDEC, J-STD-020 y las prácticas de manipulación asociadas se aplican a todos los dispositivos sensibles a la humedad eliminados de la bolsa de barrera de humedad. 3. Los límites de temperatura de almacenamiento de conexión de placa posterior no se especifican para placas que no sean de la marca Intel. Consulte al fabricante de la placa para conocer las especificaciones de almacenamiento.

§ §

Ficha técnica, Volumen 1 de 2 138 ID de CPU y dispositivos

14 ID de CPU y dispositivos

14.1 CPUID

El ID del procesador y el paso a paso se pueden identificar mediante el siguiente

Mesa 14-1. Formato CPUID

Tipo de Identificac Familia Modelo Código de Número Campo Reservado Reservado procesado ión de extendida extendido Familia de modelo r paso

Bits 31:28 27:20 19:16 15:14 13:12 11:8 7:4 3:0

contenido de registro:

Mesa 14-2. Identificación de componentes

SKU CPUID

Y/U 0x706E5

• La familia extendida, Bits [27:20] se utilizan junto con el código de familia, especificado en Bits[11:8], para indicar si el procesador pertenece a la familia de procesadores Intel386™, Intel486™, Pentium®, Pentium 4 o Intel® Core™. • El modelo extendido, Bits [19:16] junto con el número de modelo, especificado en Bits [7:4], se utilizan para identificar el modelo del procesador dentro de la familia del procesador. • El código de familia corresponde a bits [11:8] del registro EDX después de RESET, bits [11:8] del registro EAX después de que la instrucción CPUID se ejecute con un 1 en el registro EAX, y el campo de generación del registro de ID de dispositivo accesible a través del análisis de límites. • El número de modelo corresponde a bits [7:4] del registro EDX después de RESET, bits [7:4] del registro EAX después de que la instrucción CPUID se ejecute con un 1 en el registro EAX, y el campo de modelo del registro de ID de dispositivo accesible a través del análisis de límites. • El ID de paso en bits [3:0] indica el número de revisión de ese modelo. • Cuando EAX se inicializa en un valor de '1', la instrucción CPUID devuelve el valor de Familia extendida, Modelo extendido, Tipo de procesador, Código de familia, Número de modelo e ID de paso en el registro EAX. Tenga en cuenta que el valor de firma del procesador EDX después del restablecimiento es equivalente al valor de salida de la firma del procesador en el registro EAX.

Los parámetros del descriptor de caché y TLB se proporcionan en los registros EAX, EBX, ECX y EDX después de ejecutar la instrucción CPUID con un 2 en el registro EAX.

139 Ficha técnica, Volumen 1 de 2 ID de CPU y dispositivos

14.2 Encabezado de configuración PCI

Cada función compatible con PCI tiene un Table 14-3, “Encabezado de configuración PCI” encabezado de configuración PCI estándar, como se muestra en. Esto incluye registros obligatorios (Bold) para determinar qué controlador cargar para el dispositivo. Algunos de estos registros definen valores de ID para la función PCI, que se describen en este capítulo.

Mesa 14-3. Encabezado de configuración PCI

Byte3 Byte2 Byte1 Byte0 Dirección

ID de dispositivo ID de proveedor (0x8086) 00h

Estado Comando 04h

Código de clase ID de revisión 08h

Tipo de Temporizador de Tamaño de la línea BIST 0Ch encabezado latencia de caché

Registro de direcciones base0 (BAR0) 10h

Registro de direcciones base1 (BAR1) 14h

Registro de direcciones base2 (BAR2) 18h

Registro de direcciones base3 (BAR3) 1Ch

Registro de direcciones base4 (BAR4) 20h

Registro de direcciones base5 (BAR5) 24h

ID de proveedor de subsistema ID de subsistema (0x7270) 28h (0x8086)

Dirección base de la ROM de expansión 2ch

Puntero de Reservado 30h capacidades

Reservado 34h

Interrumpir Línea de Latencia máxima Min Grant 3ch pasador interrupción

Mesa 14-4. ID de dispositivo de host (DID0)

Plataforma ID de dispositivo

Procesador Y 2 Núcleos 0x8A00h

Procesador U 2 Núcleos 0x8A02h

Procesador Y 4 Núcleos 0x8A10h

Procesador U 4 Núcleos 0x8A12h

Mesa 14-5. Otro ID de dispositivo (Sheet 1 of 2)

Bus / Dispositivo / Dispositivo Línea de procesador HIZO Función

Refiera documentos Gráficos Todos 0 / 2 / 0 relacionados

Uip Y, U 0 / 5 / 0 0x8A19

TBT_PCIe0 Todos 0 / 7 / 0 0x8A1D

TBT_PCIe1 Todos 0 / 7 / 1 0x8A1F

TBT_PCIe2 Todos 0 / 7 / 2 0x8A21

Ficha técnica, Volumen 1 de 2 140 ID de CPU y dispositivos

Mesa 14-5. Otro ID de dispositivo (Sheet 2 of 2)

Bus / Dispositivo / Dispositivo Línea de procesador HIZO Función

TBT_PCIe3 Todos 0 / 7 / 3 0x8A23

Gna Todos 0 / 8 / 0 0x8A11

Ith Todos 0 / 9 / 0 0x8A29

USB xHCI Y, U 0 / 13 / 0 0x8A13

USB xDCI Y, U 0 / 13 / 1 0x8A15

TBT DMA0 Todos 0 / 13 / x [2-7] 0x8A0D

TBT DMA1 Todos 0 / 13 / x [2-7] 0x8A17

§ §

141 Ficha técnica, Volumen 1 de 2 ID de CPU y dispositivos

Ficha técnica, Volumen 1 de 2 142