Família de processadores Intel® Core™ da 10ª geração
Datasheet, Volume 1 de 2
Apoiando a família de processadores Intel® Core™ da 10ª geração, processadores Intel® Pentium®, processadores Intel® Celeron® para plataformas U, anteriormente conhecido como Ice Lake Agosto de 2019 Revisão 001
Número do documento: 341077-001 Linhas legais e isenções de responsabilidade
Para a sua conveniência, o conteúdo deste site foi traduzido utilizando-se uma combinação de programas de computador de tradução automática e tradutores. Este conteúdo é fornecido somente como informação de caráter genérico, não devendo ser considerado como uma tradução completamente correta do idioma original.
Você não pode usar ou facilitar o uso deste documento em conexão com qualquer violação ou outra análise jurídica sobre produtos Intel descritos aqui. Você concorda em conceder à Intel uma licença não exclusiva e livre de royalties para qualquer pedido de patente, posteriormente redigido, que inclua o assunto divulgado aqui. Nenhuma licença (expressa ou implícita, por estoppel ou de outra forma) a quaisquer direitos de propriedade intelectual é concedida por este documento. Os recursos e benefícios das tecnologias Intel dependem da configuração do sistema e podem exigir ativação ativa de hardware, software ou serviço. O desempenho varia de acordo com a configuração do sistema. Nenhum sistema de computador é totalmente seguro. Consulte o fabricante ou revendedor do varejo de seu sistema, ou saiba mais em Intel.com. As tecnologias Intel podem exigir ativação de hardware, software específico ou serviços habilitados. Verifique com o fabricante do sistema ou varejista. Os produtos descritos podem conter defeitos de design ou erros conhecidos como errata que podem fazer com que o produto se desvie das especificações publicadas. As erratas atuais estão disponíveis sob solicitação. A Intel se isenta de todas as garantias expressas ou implícitas, incluindo, sem limitação, as garantias implícitas de comercialização, adequação a uma finalidade específica e não violação, bem como as garantias decorrentes do desempenho, da negociação ou do uso no comércio. Todas as informações fornecidas aqui estão sujeitas a alterações sem aviso prévio. Entre em contato com seu representante da Intel para obter as especificações e roteiros mais recentes do produto Intel Cópias de documentos que têm um número de pedido e são referenciados neste documento podem ser obtidaspelo telefone 1- 800-548-4725 ou visite w ww.Intel.com/design/literature.htm. Nenhum sistema de computador é totalmente seguro. Intel, o logotipo da Intel, Intel Core, Pentium, VTune e Thunderbolt são marcas comerciais da Intel Corporation ou suas subsidiárias nos EUA e/ou em outros países. *Outras marcas e nomes podem ser propriedade de outras empresas. Direitos autorais © 2019, Intel Corporation. Todos os direitos reservados.
Ficha de dados, Volume 1 de 2 2 Conteúdo
1Introdução...... 11 1.1 Declaração de volatilidade do processador...... 12 1.2 Suporte ao pacote ...... 13 1.3 Tecnologias suportadas ...... 13 1.3.1 Suporte API (Windows*)...... 14 1.4 Suporte à gestão de energia...... 14 1.4.1 Gerenciamento de energia do núcleo do processador ...... 14 1.4.2 Gerenciamento de energia do sistema ...... 14 1.4.3 Gerenciamento de poder do controlador de memória ...... 14 1.4.4 Gerenciamento de poder gráfico do processador ...... 15 1.4.4.1 Tecnologias de economia de energia de memória...... 15 1.4.4.2 Tecnologias de economia de energia de exibição...... 15 1.4.4.3 Gráficos Core Power Savings Technologies...... 15 1.5 Suporte de gestão térmica ...... 15 1.6 Testabilidade do processador...... 16 1.7 Suporte a sistemas operacionais ...... 16 1.8 Terminologia e marcas especiais ...... 16 2Tecnologias...... 20 2.1 Plataforma Interface de Controle Ambiental (PECI)...... 20 2.1.1 Arquitetura de ônibus peci ...... 20 2.2 Tecnologia de virtualização Intel® ...... 21 2.2.1 Tecnologia Intel® virtualização (Intel® VT) para a Intel® 64 e Intel® Arquitetura (Intel® VT-X) ...... 22 2.2.2 Intel® Tecnologia de Virtualização (Intel® VT) para I/O Dirigido (Intel® VT-d).. 23 2.2.3 Tecnologia de Virtualização APIC (Intel® APICv)...... 26 2.3 Tecnologias de segurança ...... 27 2.3.1 Intel® Trusted Execution Technology (Intel® TXT) ...... 27 2.3.2 Intel® Padrão de Criptografia Avançada Novas Instruções (Intel® AES-NI) ....28 2.3.3 INSTRUÇÕES PCLMULQDQ (Executar palavra quad de multiplicação sem transporte) ...... 28 2.3.4 Intel® Secure Key ...... 29 2.3.5 Bit de desativação de execução ...... 29 2.3.6 Tecnologia boot guard ...... 29 2.3.7 Intel® Proteção de Execução do Modo de Supervisor (SMEP)...... 30 2.3.8 Intel® Supervisor Mode Access Protection (SMAP) ...... 30 2.3.9 Intel® Software Guard Extensions (Intel®SGX)...... 30 2.3.10 Intel® Secure Hash Algorithm Extensions (Intel® SHA Extensions) ...... 31 2.3.11 Prevenção de instruções do modo de usuário (UMIP) ...... 32 2.3.12 Leia o ID do processador (RDPID) ...... 32 2.4 Tecnologias de potência e desempenho...... 32 2.4.1 Tecnologia smart® Cache da Intel ...... 32 2.4.2 IA Core Nível 1 e Nível 2 Caches ...... 33 2.4.3 Tecnologia Intel® Turbo Boost Max 3.0 ...... 33 2.4.4 Power Aware Interromper Roteamento (PAIR) ...... 34 2.4.5 Tecnologia Hyper-Threading Intel® (Tecnologia Intel® HT)...... 34 2.4.6 Tecnologia Intel® Turbo Boost 2.0 ...... 34 2.4.6.1 Intel® Turbo Boost Tecnologia 2.0 Power Monitoring...... 35 2.4.6.2 Intel® Turbo Boost Tecnologia 2.0 Power Control ...... 35 2.4.6.3 Intel® Turbo Boost Tecnologia 2.0 Frequência ...... 35
3 Ficha de dados, Volume 1 de 2 2.4.7 Tecnologia Intel SpeedStep® aprimorada ...... 36 2.4.8 Tecnologia Mudança de Velocidade da Intel® ...... 36 2.4.9 Intel® Extensões avançadas do vetor 2 (Intel® AVX2)...... 36 2.4.10 Intel® 64 Arquitetura x2APIC ...... 37 2.4.11 Extensões de sincronização transacional Intel® (Intel® TSX-NI) ...... 38 2.4.12 Intel® GNA (GMM e acelerador de rede neural)...... 38 2.4.13 Extensões avançadas do vetor 512 bocado (Intel® AVX-512)...... 39 2.4.14 Linha cache write back (CLWB) ...... 40 2.5 Intel® Unidade de Processamento de Imagem (Intel® IPU)...... 41 2.5.1 Infraestrutura de imagem de plataforma ...... 41 2.5.2 Intel® Unidade de Processamento de Imagem (Intel® IPU)...... 42 2.6 Tecnologias de depuração...... 42 2.6.1 Traço ® processador da Intel...... 42 3 Gerenciamento de alimentação...... 43 3.1 Configuração avançada e interface de potência (ACPI) Estados apoiados...... 44 3.2 Gerenciamento de energia do processador IA Core ...... 45 3.2.1 OS/HW Controladop-estados...... 45 3.2.1.1 Tecnologia Intel SpeedStep® aprimorada ...... 45 3.2.1.2 Tecnologia Intel® Speed Shift ...... 45 3.2.2 Estados ociosos de baixa potência ...... 45 3.2.3 Solicitando estados ociosos de baixa potência ...... 46 3.2.4 Regras do Processador IA Core C-State ...... 47 3.2.5 Pacote C-Estados ...... 48 3.2.6 Pacotes C-Estados e Resoluções de Exibição ...... 51 3.3 Gerenciamento de poder gráfico do processador ...... 52 3.3.1 Tecnologias de economia de energia de memória...... 52 3.3.1.1 Intel® Rapid Memory Power Management (Intel® RMPM) ...... 52 3.3.2 Tecnologias de economia de energia de exibição...... 52 3.3.2.1 Intel® Seamless Display Atualização Taxa de Tecnologia de Comutação (Intel® Tecnologia SDRRS) com eDP * Porta ...... 52 3.3.2.2 Intel® brilho automático da exposição...... 52 3.3.2.3 Brilho suave...... 53 3.3.2.4 Intel® Display Power Saving Technology (Intel® DPST) 6.3 ...... 53 3.3.2.5 Painel Auto-Refrescando 2 (PSR 2)...... 53 3.3.2.6 Tubo único de baixa potência (LPSP) ...... 53 3.3.2.7 Intel® Smart 2D Display Technology (Intel® S2DDT)...... 54 3.3.3 Processador Gráfico Core Power Savings Technologies...... 54 3.3.3.1 Intel® Frequência Dinâmica Gráfica ...... 54 3.3.3.2 Gráficos Intel® tornam a tecnologia de espera (Intel® GRST) ...... 54 3.3.3.3 FPS dinâmico (DFPS)...... 54 3.4 Agente de sistema aprimorado Intel SpeedStep® Tecnologia ...... 55 3.5 Otimização de tensão...... 55 3.6 ROP (Resto da Plataforma) PMIC ...... 55 4 Gestão térmica ...... 56 4.1 Especificações térmicas e de energia da linha de processador Y/U ...... 56 4.2 Gerenciamento térmico do processador ...... 58 4.2.1 Considerações sobre condições térmicas...... 58 4.2.1.1 Controle de energia do pacote ...... 59 4.2.1.2 Controle de energia da plataforma ...... 60 4.2.1.3 Parametro turbo do tempo (Tau)...... 61 4.2.2 TDP configurável (cTDP) e modo de baixa potência ...... 61 4.2.2.1 TDP configurável...... 61 4.2.2.2 Modo de baixa potência ...... 62 4.2.3 Recursos de gerenciamento térmico...... 63 4.2.3.1 Monitor térmico adaptativo...... 63
Ficha de dados, Volume 1 de 2 4 4.2.3.2 Sensor térmico digital ...... 65 4.2.3.3 SINAL PROCHOT# ...... 66 4.2.3.4 Entrada PROCHOT Apenas ...... 67 4.2.3.5 Saída prochot apenas ...... 67 4.2.3.6 PROCHOT Bidirecional #...... 67 4.2.3.7 Algoritmo de rebaixamento do PROCHOT...... 68 4.2.3.8 Proteção reguladora da tensão usando PROCHOT # ...... 68 4.2.3.9 Design de solução térmica e comportamento PROCHOT#...... 68 4.2.3.10 Estados de baixa potência e comportamento PROCHOT# ...... 69 4.2.3.11 THRMTRIP# Sinal ...... 69 4.2.3.12 Detecção crítica de temperatura ...... 69 4.2.3.13 Modo demanda ...... 69 4.2.3.14 MSR com base no modo on-demand ...... 70 4.2.3.15 Modo On-Demand baseado em em emulação de I/O ...... 70 4.2.4 Intel® Gerenciamento térmico de memória...... 70 5Memória...... 71 5.1 Interface de memória do sistema...... 71 5.1.1 Matriz de suporte do processador SKU...... 71 5.1.1.1 Módulos e dispositivos de memória suportados LPDDR4/x...... 74 5.1.2 Suporte do tempo da memória do sistema ...... 74 5.1.3 Modos de organização de controlador de memória do sistema...... 75 5.1.4 Frequência de memória do sistema ...... 76 5.1.5 Melhorias tecnológicas do Acesso rápido à memória Intel® (Intel® FMA) ...... 77 5.1.6 Dados scrambling ...... 77 5.1.7 Troca de dados...... 77 5.1.8 DDR I/O Interleaving ...... 78 5.1.9 Troca de dados...... 79 5.1.10 Geração do relógio DRAM...... 79 5.1.11 Geração de tensão de referência DRAM...... 79 5.1.12 Dados Swizzling...... 79 5.2 Gerenciamento integrado de controle de memória (IMC) ...... 79 5.2.1 Desativar saídas de memória do sistema não utilizado ...... 80 5.2.2 Gerenciamento e inicialização de energia da DRAM...... 80 5.2.2.1 Papel de inicialização da CKE ...... 81 5.2.2.2 Auto-atualização condicional ...... 82 5.2.2.3 Power-Down dinâmico...... 82 5.2.2.4 DRAM I/O Power Management ...... 82 5.2.3 DDR Electric Power Gating DDR Electric Power Gating...... 82 5.2.4 Treinamento de potência ...... 83 6 USB-C* Sub Sistema ...... 84 6.0.1 Características gerais ...... 84 6.0.2 Recursos suportados USB3.x ...... 84 6.1 Blocos USB TCSS...... 85 6.1.1 Controladores USB...... 85 6.1.2 Phy...... 85 6.1.3 Thunderbolt integrado™ ...... 86 7 Thunderbolt™ ...... 88 7.1 Thunderbolt™ capacidades de implementação do roteador de acolhimento ...... 88 8Gráficos...... 90 8.1 Gráficos do processador...... 90 8.1.1 Suporte de mídia (Intel® QuickSync e Tecnologia de Vídeo Claro HD)...... 90 8.1.1.1 Decodificação acelerada de vídeo por hardware ...... 90 8.1.1.2 Codificação acelerada de vídeo por hardware ...... 91 8.1.1.3 Processamento acelerado de vídeo de hardware ...... 92
5 Ficha de dados, Volume 1 de 2 8.1.1.4 Transcodificação acelerada por hardware ...... 92 8.2 Recurso de hardware gráfico da plataforma ...... 92 8.2.1 Gráficos híbridos ...... 92 9Exibir...... 94 9.1 Suporte a tecnologias de exibição...... 94 9.2 Configuração do vídeo...... 94 9.3 Recursos de exibição ...... 95 9.3.1 Capacidades gerais...... 95 9.3.2 Múltiplas configurações de exibição...... 96 9.3.3 Proteção digital de conteúdo de alta largura de banda (HDCP)...... 97 9.3.4 DisplayPort* DisplayPort *...... 97 9.3.4.1 Transporte multi-stream (MST)...... 98 9.3.5 Interface Multimídia de alta definição (HDMI*) ...... 99 9.3.6 Interface de Vídeo Digital (DVI)...... 100 9.3.7 DisplayPort incorporado* (eDP*) ...... 101 9.3.8 Áudio integrado ...... 101 10 Câmera/MIPI ...... 103 10.1 Suporte de tubos de câmera ...... 103 10.2 Mipi* CSI-2 Câmera Interconexão ...... 103 10.2.1 Lógica de controle da câmera...... 103 10.2.2 Módulos da câmera...... 103 10.2.3 Configuração csi-2 lane ...... 104 11 Descrição do sinal...... 105 11.1 Interface de memória do sistema ...... 105 11.1.1 Interface de memória DDR4 ...... 105 11.1.2 Interface de memória LPDDR4 ...... 107 11.2 Reset e sinais diversos ...... 109 11.3 Interfaces de exibição ...... 109 11.3.1 Sinais incorporados de DisplayPort* (eDP*) ...... 109 11.3.2 Sinais de interface de exibição digital (DDI) ...... 110 11.4 Sinais USB tipo C ...... 110 11.5 Sinais de interface MIPI* CSI-2...... 111 11.6 Sinais de testabilidade ...... 111 11.7 Sinais de erro e proteção térmica ...... 112 11.8 Sinais de sequenciamento de energia...... 113 11.9 Trilhos do poder do processador ...... 114 11.10 Sinais de solo, reservado e não crítico para funcionar (NCTF) ...... 115 11.11 Processador Interno Pull-Up / Pull-Down Terminações ...... 116 12 Especificações elétricas ...... 117 12.1 Trilhos da potência do processador ...... 117 12.1.1 Pinos de energia e terra ...... 117 12.1.2 Regulador integrado da tensão...... 117 12.1.3 V CC Voltage Identification (VID) VCC Voltage Identification (VID)...... 118 12.2 Especificações dc...... 118 12.2.1 Especificações do processador Power Rails DC...... 119 12.2.1.1 Vccem especificações DC ...... 119 12.2.1.2 Especificações Vcc1p8A DC ...... 120 12.2.1.4 VDDQ DC Especificações ...... 121 12.2.1.3 VccIN_AUX especificações dc...... 121 12.2.1.5 Especificações vccST DC ...... 122 12.2.1.6 Especificações VccPLL DC...... 123 12.2.2 Processador interfaces especificações DC...... 125 12.2.2.1 Especificações DDR4 DC ...... 125
Ficha de dados, Volume 1 de 2 6 12.2.2.2 Especificações LPDDR4/x DC...... 126 12.2.2.3 Especificações de Interface de Exibição Digital (DDI) DC...... 127 12.2.2.4 Especificação de DisplayPort* (eDP*) DC incorporada...... 128 12.2.2.5 MIPI* CSI-2 D-Phy Receptor DC Especificações ...... 129 12.2.2.6 Especificações cmos dc ...... 129 12.2.2.7 Especificação GTL e OD DC ...... 129 12.2.2.8 Características peci dc ...... 130 12.3 Conexão da Porta de Acesso ao Teste (TAP) ...... 131 12.3.1 Especificações de qualidade do sinal de memória do sistema ...... 131 13 Especificações mecânicas do pacote...... 132 13.1 Atributos mecânicos do pacote ...... 132 13.2 As especificações de carregamento e pressão do pacote...... 132 13.2.1 Especificações de carregamento do pacote ...... 133 13.2.2 Especificações de pressão contra o dado ...... 133 13.3 Especificações de armazenamento de pacotes...... 134 14 CPU e IDs de dispositivo ...... 135 14.1 CPUID ...... 135 14.2 Cabeçalho de configuração PCI ...... 136
Figuras 1-1 Linha de processador De U e plataformas de linha de processador Y...... 12 2-1 Exemplo para a conexão de host-clientes da PECI...... 22 2-2 Exemplo para a conexão PECI EC ...... 22 2-3 Estruturas de mapeamento de domínio ...... 25 2-4 Hierarquia do cache do processador...... 34 2-5 Sistema de câmera do processador...... 42 3-1 Estados de poder do processador ...... 45 3-2 Repartição ociosa do gerenciamento de energia do processador IA Cores...... 48 3-3 Pacote C-State Entrada e Saída...... 51 4-1 Controle de energia do pacote ...... 63 4-2 Descrição do sinal do rebaixamento de PROCHOT ...... 71 5-1 Intel® Flex Memory Technology Operations...... 80 5-2 Interleave (IL) e Non-Interleave (NIL) Modes Mapping ...... 83 6-1 Diagrama do bloco do subsistema USB-C*...... 92 7-1 Diagrama de bloco de alto nível ...... 94 9-1 Arquitetura de exibição do processador ...... 100 9-2 Exibição: Visão geral do DisplayPort*...... 102 9-3 Visão geral do HDMI* ...... 105 9-4 Visão geral do MIPI DSI* ...... 107 12-1 Histerese do dispositivo da entrada...... 137
Tabelas
1-1 Ice Lake Processor Lines ...... 15 1-2 Terminology ...... 20 1-3 Special marks...... 22 3-1 System States ...... 48 3-2 Integrated Memory Controller (IMC) States ...... 48 3-3 G, S, and C Interface State Combinations...... 48 3-4 Core C-states ...... 51
7 Ficha de dados, Volume 1 de 2 3-5 Package C-States...... 52 3-6 Deepest Package C-State Available...... 54 3-7 Deepest Package C-State Available...... 55 4-1 TDP Specifications (U/Y-Processor Line) ...... 60 4-2 Package Turbo Specifications...... 60 4-3 Junction Temperature Specifications ...... 61 4-4 Configurable TDP Modes ...... 65 5-1 DDR Support Matrix Table ...... 74 5-2 DDR technology Support Matrix ...... 74 5-5 SA Speed Enhanced Speed Steps (SA-GV) and Gear Mode Frequencies ...... 75 5-3 DDR Max Capacity per System...... 75 5-4 LPDDR4/x Sub-Channels Population Rules ...... 75 5-6 Supported DDR4 Non-ECC SODIMM Module Configurations (U-Processor Line) .. 76 5-7 Supported DDR4 Memory Down Device Configurations (U-Processor Line) ...... 76 5-8 Supported LPDDR4/x x32 DRAMs Configurations (Y/U-Processor Line)...... 77 5-9 Supported LPDDR4/x x64 DRAMs Configurations (U/Y-Processor Line)...... 77 5-10 DDR4 System Memory Timing Support...... 78 5-11 LPDDR4/x System Memory Timing Support ...... 78 5-12 Interleave (IL) and Non-Interleave (NIL) Modes Pin Mapping ...... 81 6-1 USB Specifications ...... 87 6-2 USB-C* Supported Configuration ...... 87 6-3 USB-C* Non-Supported Configuration...... 88 6-4 PCIe* via TBT Configuration ...... 88 8-1 Supported configuration by SKU...... 91 8-2 Hardware Accelerated Video Decoding ...... 92 8-3 Hardware Accelerated Video Encode ...... 92 8-4 Hybrid Graphics Hardware Configuration ...... 94 9-1 Display Ports Availability and Link Rate for Y/U-Processor Lines...... 95 9-2 Port Frequencies ...... 97 9-3 Display Resolutions and Link Bandwidth for Multi-Stream Transport Calculations 99 9-4 DisplayPort* Maximum Resolution ...... 100 9-5 HDMI* Maximum Resolution ...... 101 9-6 DVI Maximum Resolution Supported...... 102 9-7 Embedded DisplayPort Maximum Resolution ...... 102 9-8 Processor Supported Audio Formats over HDMI and DisplayPort* ...... 103 11-1 Signal Tables Terminology...... 106 11-2 DDR4 Memory Interface...... 106 11-3 LPDDR4 Memory Interface ...... 108 11-4 Reset and Miscellaneous Signals ...... 109 11-5 embedded DisplayPort* Signals ...... 110 11-6 Display Interface Signals...... 110 11-7 USB Type-C Signals...... 111 11-8 MIPI* CSI-2 Interface Signals...... 111 11-9 Testability Signals ...... 112 11-10Error and Thermal Protection Signals ...... 113 11-11Power Sequencing Signals ...... 113 11-12Processor Power Rails Signals ...... 114 11-13Processor Pull-up Power Rails Signals...... 115 11-14GND, RSVD, and NCTF Signals ...... 116 11-15Processor Internal Pull-Up / Pull-Down Terminations ...... 116
Ficha de dados, Volume 1 de 2 8 12-1 Processor VccIN Active and Idle Mode DC Voltage and Current Specifications ... 119 12-2 Processor Vcc1p8A Supply DC Voltage and Current Specifications ...... 120 12-4 Memory Controller (VDDQ) Supply DC Voltage and Current Specifications...... 121 12-3 VccIN_AUX Supply DC Voltage and Current Specifications...... 121 12-5 Vcc Sustain (VccST) Supply DC Voltage and Current Specifications ...... 122 12-6 Vcc Sustain Gated (VccSTG) Supply DC Voltage and Current Specifications ..... 122 12-7 Processor PLL (VccPLL) Supply DC Voltage and Current Specifications ...... 123 12-8 Processor PLL_OC (VccPLL_OC) Supply DC Voltage and Current Specifications. 123 12-9 DDR4 Signal Group DC Specifications...... 124 12-10LPDDR4/x Signal Group DC Specifications...... 125 12-11DSI HS Transmitter DC Specifications ...... 126 12-12DSI LP Transmitter DC Specifications ...... 126 12-13Digital Display Interface Group DC Specifications (DP/HDMI)...... 126 12-14embedded DisplayPort* (eDP*) Group DC Specifications...... 127 12-15MIPI* CSI-2 D-Phy HS Receiver DC Specifications...... 127 12-16CMOS Signal Group DC Specifications ...... 127 12-17 GTL Signal Group and Open Drain Signal Group DC Specifications...... 128 12-18PECI DC Electrical Limits ...... 128 12-19Differential Clock Jitter...... 129 12-21System Reference Clocks DC and AC Specifications...... 130 12-20Differential Clocks (SSC Off) ...... 130 12-22DDR4 Electrical Characteristics and AC Timings ...... 131 12-23LPDDR4/x Electrical Characteristics and AC Timings ...... 132 12-24embedded DisplayPort* (eDP) AC Specifications ...... 133 12-25DisplayPort* AC Specifications ...... 133 12-26HDMI* AC Specifications ...... 134 12-27Miscellaneous AC Specification ...... 135 12-28Testability Signal Group AC Specifications...... 135 12-29SVID Signal Group AC Specifications ...... 135 12-30MIPI* D-Phy HS Receiver AC Specifications...... 136 12-31MIPI* CSI-2 D-Phy Clock Signal Specification...... 136 12-32Processor Overshoot / Undershoot Specifications ...... 141 13-1 Package Mechanical Attributes ...... 143 13-2 Package Loading Specifications ...... 144 14-1 CPUID Format...... 146 14-2 Component Identification ...... 146 14-3 PCI Configuration Header ...... 147 14-4 Host Device ID (DID0) ...... 147 14-5 Other Device ID ...... 147
9 Ficha de dados, Volume 1 de 2 Histórico de Revisão
Número da revisão Descrição Data da revisão
001 Versão inicial agosto de 2019
Ficha de dados, Volume 1 de 2 10 Introdução
1 Introdução
O processador de ™ Core Intel® da 10ª Geraçãoé um processador multi-core de 64 bits, construído com tecnologia de processo de 10 nanômetros.
Os processadores U-Processor Line e y-processor Line são oferecidos em uma plataforma de 1 chip que inclui o Hub de controlador de plataforma de plataforma de pacote da Intel® 495 Chipset Family die no mesmo pacote que o processador morre. Consulte a seguinte figura. A tabela a seguir descreve as diferentes linhas de processador: Tabela 1-1. Linhas de processador
Linha de encapsula Base Processador VDbox Tipo de EUs EUs processador¹ mento TDP IA Núcleos VDbox plataforma
Linha de BGA1377 9W 9W 4 64/48/32 2/1 processador Y BGA1377
Linha de BGA1526 1-Chip 1- 15 W 4 64/48/32 2/1 processador U BGA1526 Chip
Linha de BGA1526 15 W 2 32 1 processador U BGA1526
Notas: 1. A oferta de linhas de processador pode mudar. 2. Para configuração adicional de TDP, consulteTable 4-1, “Especificações TDP (Linha de Processador U/ Y)” 3. A carga de trabalho do TDP não reflete vários casos de conectividade de I/S, como o Thunderbolt™.
Ficha de dados, Volume 1 de 2 11 Introdução
Figura 1-1. Linha de processador De U e plataformas de linha de processador Y
DDIx2 Digital Display Interface x 2 DDR Ch.A DDR Ch.B LPDDR4/DDR4 DDR Sub‐Ch.C System Memory eDP* embedded DisplayPort* DDR Sub‐Ch.D PCI Express*/ CSI2 + I2C SATA UF/WF Cameras HDD/SSD
eMMC eMMC 5.0 Storage BIOS/FW Flash SPI
2 SPI I S/HDAUDIO TPM HD Audio Codec
PECI/SMBus SPI EC Touch Screen eSPI
I2C SPI / USB 2.0 Fingerprint Sensor PCI Express*/ ROP PMIC 2 Dphy
USB + I C *
USB 2.0 MIPI SmartCard Reader Wi‐Fi, WiGig, BT & 3G/4G 2.0 GNSS SMBus C_ISH 2 I PCI Express* 3.0 x12 TBT/DP/USB3.1 Sensors: Gigabit Network TypeC Proximity, Gyro, Accelerometer, Connection Ambient Light, Pressure Magnetometer SD Slot 3.X BIO
SVID IMVP9
Este documento abrange todas as linhas de processador escota da Intel ® 10ª Geração ™segmentos de clientes (você e Y) para o segmento de clientes. Nem todas as interfaces e recursos do processador estão presentes em todas as linhas de processador. A presença de várias interfaces e recursos será indicada dentro das seções e tabelas relevantes.
Ao longo deste documento, o processador Intel® Core™ da 10ª Geração pode ser referido simplesmente como "processador" e o Hub de controlador de plataforma de plataforma de pacote da Intel® 495 Chipset Family pode ser referido simplesmente como "PCH".
1.1 Declaração de volatilidade do processador
10ª Geração Intel® Core™ as famílias de processadores não retêm quaisquer dados finais do usuário quando ativadas e/ou quando o processador é removido fisicamente.
Nota: Desligado seleções de energia para baixo refere-se ao estado em que todos os trilhos de potência do processador estão desligados.
Ficha de dados, Volume 1 de 2 12 Introdução
1.2 Suporte ao pacote
O processador está disponível nos seguintes pacotes: • Um pacote BGA de 26,5 x 18,5 mm para a linha de processador Y • Um pacote BGA de 50 x 25 mm para a linha de processador U
1.3 Tecnologias suportadas
• Tecnologia de virtualização Intel® • Intel® Trusted Execution Technology (Intel® TXT) • Intel® Padrão de Criptografia Avançada Novas Instruções (Intel® AES-NI) • INSTRUÇÕES PCLMULQDQ (Executar palavra quad de multiplicação sem transporte) •Intel® Secure Key • Bit de desativação de execução • Intel® Boot Guard • SMEP - Proteção de Execução do Modo Supervisor • SMAP - Proteção de acesso ao modo de supervisor • Intel® Software Guard Extensions (Intel®SGX) • Extensões SHA - Extensões seguras do algoritmo de hash • UMIP - Prevenção de Instrução do Modo de Usuário • RDPID - Leia o ID do processador • Tecnologia Hyper-Threading Intel® (Tecnologia Intel® HT) • Tecnologia Intel® Turbo Boost 2.0 • Tecnologia Intel® Turbo Boost Max 3.0 • Tecnologia SpeedStep Intel® • Tecnologia Intel® Speed Shift • Intel® Extensões avançadas do vetor 2 (Intel® AVX2) • Intel® 64 Arquitetura x2APIC • PAR - Power Aware Interromper Roteamento • Extensões de sincronização transacional Intel® (Intel® TSX-NI) • Intel® GNA (GMM e acelerador de rede neural) • Intel® Unidade de Processamento de Imagem (Intel® IPU) • Traço ® processador da Intel • PECI - Plataforma Interface de Controle Ambiental
Nota: A disponibilidade dos recursos pode variar entre o processador SKUs.
Consulte Chapter 2, “Tecnologias” para mais informações.
Ficha de dados, Volume 1 de 2 13 Introdução
1.3.1 Suporte API (Windows*)
• Direct3D* 2015, Direct3D* 12, Direct3D* 11.2, Direct3D* 11.1, Direct3D* 9, Direct3D* 10, Direct2D* •OpenGL* 4,5 • OpenCL* 2.1, OpenCL 2.0, OpenCL 1.2
Extensões DirectX*: • PixelSync, InstantAccess, Rasterization conservador, render leituras do alvo, floating-point De-norms, memória virtual compartilhada, atômicos do ponto de flutuação, Amostra-indexação de MSAA, amostragem rápida (LOD grosseiro), texturas acolchoadas, kernels da enqueue de GPU, sinais de GPU unidade de processamento. Outras melhorias incluem compressão de cores.
A arquitetura Gen 11 oferece aceleração de hardware do pipeline Direct X* 12 Render composto pelas seguintes etapas: Vertex Fetch, Vertex Shader, Hull Shader, Tessellation, Domain Shader, Geometry Shader, Rasterizer, Pixel Shader, Pixel Output.
1.4 Suporte à gestão de energia
1.4.1 Gerenciamento de energia do núcleo do processador
• Total apoio dos Estados-C da ACPI, implementado pelo seguinte processador C- states: — C0, C1, C1E, C6, C7, C8, C9, C10 • Tecnologia Enhanced Intel SpeedStep® • Tecnologia ® Mudança de Velocidade da Intel
Consulte Section 3.2, “Gerenciamento de energia do processador IA Core” para mais informações.
1.4.2 Gerenciamento de energia do sistema
• S0/S0ix, S3, S4, S5
Consulte Chapter 3, “Gerenciamento de alimentação” para mais informações.
1.4.3 Gerenciamento de poder do controlador de memória
• Desativar saídas de memória do sistema não utilizado • Gerenciamento e inicialização de energia da DRAM • Papel de inicialização da CKE • Auto-atualização condicional • Energia dinâmica para baixo • DRAM I/O Power Management • DDR Electric Power Gating (EPG) DDR Electric Power Gating (EPG) • Treinamento de potência
Ficha de dados, Volume 1 de 2 14 Introdução
Consulte Section 5.2, “Gerenciamento integrado de controle de memória (IMC)” para mais informações.
1.4.4 Gerenciamento de poder gráfico do processador
1.4.4.1 Tecnologias de economia de energia de memória
• Gerenciamento de energia e de memória rápida Intel® • Intel® Smart 2D Display Technology (Intel® S2DDT)
1.4.4.2 Tecnologias de economia de energia de exibição
• Intel® (sem costura e estático) exibir taxa de atualização switching (DRRS) com porta eDP • Intel® brilho automático da exposição • Brilho suave • Tecnologia Intel® Display Power Saving (Intel® DPST 6) • Painel Auto-Refrescando 2 (PSR 2) • Tubo único de baixa potência (LPSP)
1.4.4.3 Gráficos Core Power Savings Technologies
• Intel® Frequência Dinâmica Gráfica • Gráficos Intel® tornam a tecnologia de espera (Intel® GRST) • FPS dinâmico (Intel® DFPS)
Consulte Section 3.3, “Gerenciamento de poder gráfico do processador” para mais informações.
1.5 Suporte de gestão térmica
• Sensor térmico digital • Intel® Monitor Térmico Adaptativo • TheRMTRIP# e apoio PROCHOT# • Modo demanda • Memory Latetling Ciclo Aberto e Fechado • Limitação térmica da memória • Sensor térmico externo (TS-on-DIMM e TS-on-Board) • Renderlimitação térmica • Controle de velocidade do ventilador com DTS • Intel® Turbo Boost Tecnologia 2.0 Power Control
Consulte Chapter 4, “Gestão térmica” para mais informações.
Ficha de dados, Volume 1 de 2 15 Introdução
1.6 Testabilidade do processador
Um conector a bordo do LTB deve ser colocado, para permitir recursos completos de depuração. Para o processador SKUs, uma ferramenta DCI (Direct Connect Interface) é altamente recomendada para permitir uma depuração inferior do estado C.
1.7 Suporte a sistemas operacionais
Linha de processador Windows* 10 64 bits OS X Linux* OS Cromo* OS
Intel de 7ª geração® famílias de processadores para plataformas U/Y, volume de folha de dados 2 de 2
Famílias de processadores Intel® de 7ª geração, atualização de especificação
Plataforma de I/O do processador Intel® 7ª Geração, volume de folha de dados 1 de 2
Plataforma Intel® processador de processadores I/O, volume de folha de dados 2 de 2
Linha de processador Y Sim Sim Sim Sim
Linha de processador de U Sim Sim Sim Sim
1.8 Terminologia e marcas especiais
Tabela 1-2. Terminologia (Folha 1 de 4)
Termo Descrição
4K Ultra Alta Definição (UHD)
AES Padrão de criptografia avançada
Agc Controle de ganho adaptativo
AVC Codificação avançada de vídeo
BLT Transferência de nível de bloqueio
Bpp Bits por pixel
CDR Clock e recuperação de dados
CTLE Equalizador linear do tempo contínuo
Ddc Canal de Exibição Digital
Ddi Interface de exibição digital para DP ou HDMI/DVI
Dsi Interface de série de exibição
DDR4 Tecnologia de memória SDRAM de taxa de dados duplos de quarta geração
Dfe Equalizador de feedback de decisão
DMA Acesso direto de memória
DPPM Gerenciamento dinâmico de desempenho de potência
DP* DisplayPort*
Ficha de dados, Volume 1 de 2 16 Introdução
Tabela 1-2. Terminologia (Folha 2 de 4)
Termo Descrição
Dsc Compressão do córrego da exposição
Dsi Interface de série de exibição
Dts Sensor térmico digital
ECC Código de correção de erro - usado para corrigir erros de transações de DDR
eDP* DisplayPort incorporado*
UE Unidade de execução nos gráficos do processador
FIVR Regulador de tensão totalmente integrado
Gsa Gráficos no agente do sistema
HDCP Proteção digital de conteúdo de alta largura de banda
HDMI* Interface multimídia de alta definição
Cmi Controlador de memória integrado
Intel® 64 Extensões de memória de 64 bits para a arquitetura IA-32 Tecnologia
Intel® DPST Tecnologia ® economia de energia de exibição da Intel
Intel® PTT Tecnologia Intel® Platform Trust
Intel® TSX-NI Extensões transacionais Intel®
Intel® TXT Intel® Trusted Execution Technology
Tecnologia Intel® virtualização. A Virtualização do Processador, quando usada em conjunto Intel® VT com o software Virtual Machine Monitor, permite vários ambientes de software independentes robustos dentro de uma única plataforma.
Intel® Tecnologia de Virtualização (Intel® VT) para I/O dirigido. O Intel® VT-d é uma assistência de hardware, o controle de software de sistema (Virtual Machine Manager ou Intel® VT-d OS), para habilitar a virtualização do dispositivo I/O. A Intel® VT-d também traz segurança robusta, fornecendo proteção contra DMAs errantes usando o remapeamento do DMA, uma característica fundamental da Intel® VT-d.
ITH ITH Hub Intel® Trace
IOV I/O Virtualização
Uip Unidade de processamento de imagem
Modo de baixa frequência. Correspondente ao par de velocidade/frequência mais baixa da Lfm tecnologia Intel Speed®Step. Pode ser lido no MSR CEh [47:40]. Para mais informações, consulte a especificação bios apropriada.
Llc Cache de último nível
Tecnologia de memória SDRAM de baixa potência de taxa de dados duplos /x- energia LPDDR4/x adicional economiza.
Baixa potência Mode.The LPM Frequência é menor ou igual à frequência LFM. O LPM TDP é LPM menor do que o LFM TDP, já que a configuração lpm limita o processador à operação de linha única
LPSP Tubo único de baixa potência
Frequência suportada mais baixa.Esta frequência é a menor frequência onde a fabricação LSF confirma funcionalidade lógica o conjunto de condições operacionais.
Pacote multi chip - inclui o processador e o PCH. Em alguns SKUs pode ter cache on- Pcm package adicional.
Modo de frequência mínima. MFM é a proporção mínima suportada pelo processador e pode Mfm ser lido de MSR CEh [55:48]. Para mais informações, consulte a especificação bios apropriada.
MLC Cache de nível médio
Motion Picture Expert Group, órgão padrão internacional JTC1/SC29/WG11 ISO/IEC que Mpeg definiu padrões de compressão de áudio e vídeo, como MPEG-1, MPEG-2 e MPEG-4, etc.
Ficha de dados, Volume 1 de 2 17 Introdução
Tabela 1-2. Terminologia (Folha 3 de 4)
Termo Descrição
Não crítico para funcionar. Os locais do NCTF são tipicamente bolas/terras reservadas NCTF redundantes ou não críticas, de modo que a perda da continuidade articular mais solda no final da vida não afetará a funcionalidade geral do produto.
OPVR Regulador de tensão no pacote
Hub de controlador de plataforma. O chipset com recursos de plataforma centralizada, incluindo as principais interfaces De I/O, juntamente com conectividade de exibição, PCH recursos de áudio, gerenciamento de energia, gerenciabilidade, segurança e recursos de armazenamento. O PCH também pode ser referido como "chipset".
PECI Interface de controle do meio ambiente da plataforma
PL1, PL2, PL3 Limite de potência 1, limite de energia 2, limite de energia 3
PMIC Circuito Integrado de Gerenciamento de Energia
Processador O componente multi-core de 64 bits (pacote)
O termo "núcleo do processador" refere-se a Si morrer em si, que pode conter vários Núcleo do núcleos de execução. Cada núcleo de execução tem um cache de instrução, cache de dados processador e cache L2 256-KB. Todos os núcleos de execução compartilham a LLC.
Processadores Gráficos do processador Intel gráficos
Psr Painel de auto-atualização
Psx Power Save States (PS0, PS1, PS2, PS3, PS4)
Uma unidade de DRAM correspondente a quatro a oito dispositivos em paralelo, ignorando Rank ECC. Estes dispositivos são geralmente, mas nem sempre, montados em um único lado de um SODIMM.
Sci Interrupção do controle do sistema. Sci é usado no protocolo ACPI.
Sdp Poder de design de cenário
SGX Extensão do protetor de software
Sha Algoritmo de hash seguro
SSC Spread Spectrum Clock
SSIC SuperSpeed Inter-Chip
Um estado não operacional. O processador pode ser instalado em uma plataforma, em uma bandeja ou solto. Os processadores podem ser selados em embalagens ou expostos ao ar livre. Nessas condições, os pousos de processadornão devem ser conectados a quaisquer Condições de tensões de fornecimento, ter qualquer I / Os tendencioso, ou receber quaisquer relógios. armazenamento Após a exposição ao "ar livre" (ou seja, embalagem não lacrada ou um dispositivo removido do material de embalagem), o processador deve ser manuseado de acordo com a rotulagem de sensibilidade da umidade (MSL), conforme indicado no material de embalagem.
STR Suspender para a RAM
TAC Média térmica constante
Tbt Interface ™ Raio de Trovão
TCC TCC Circuito de Controle Térmico
TDP Potência do design térmico
TTV TDP Veículo de teste térmico TDP
VCC Fornecimento de energia do núcleo do processador
VCCGT Fornecimento de energia gráfica do processador
VCCIO I/O Fornecimento de Energia
VCCSA Fornecimento de energia do agente do sistema VLD Variable Length Decoding
VPID Identificação do processador virtual
Ficha de dados, Volume 1 de 2 18 Introdução
Tabela 1-2. Terminologia (Folha 4 de 4)
Termo Descrição
VSS V SS Terra do processador Os estados de poder do controlador USB que variam de D0i0 a D0i3, onde o D0i0 está D0ix-estados totalmente alimentado e o D0i3 é desligado principalmente. Controlado por SW.
Estados-S0ix Estados de energia de espera ociosos de residência do processador.
O tipo de redirecionamento de armazenamento usado a partir da AMT 11.0 em diante. Em contraste com o IDE-R, que apresenta unidades remotas flexíveis ou CD como se USB-R estivessem integradas na máquina hospedeira, o USB-R apresenta unidades remotas como se estivessem conectadas através de uma porta USB.
Tabela 1-3. Marcas especiais
Marca Definição
Suportes ([]) às vezes seguem uma bola, pino, registros ou nome bit. Esses suportes encerram [] uma variedade de números, por exemplo, o TCP[2:0]_TXRX_P[1:0] pode se referir a 4 pinos USB-C* ou EAX[7:0] pode indicar uma faixa que é de 8 bits de comprimento.
Um sufixo de _N ou # ou B indica um sinal baixo ativo. por exemplo CATERR # _N / # B Nota: _N não se refere a pares diferenciais de sinais como CLK_P.CLK_N
Os números hexadecimais são identificados com um x no número. Todos os números são 0x000 decimais (base 10), salvo indicação em contrário. Números binários não óbvios têm o 'b' fechado no final do número, por exemplo 0101b
Uma barra azul vertical na margem externa de uma página indica que uma alteração foi feita | desde a revisão anterior deste documento.
§ §
Ficha de dados, Volume 1 de 2 19 Tecnologias
2 Tecnologias
Este capítulo fornece uma descrição de alto nível das tecnologias Intel implementadas no processador.
A implementação dos recursos pode variar entre o processador SKUs.
Detalhes sobre as diferentes tecnologias dos processadores Intel e outras notas externas relevantes estão localizados no site de tecnologia Intel: http:// www.intel.com/technology/
2.1 Plataforma Interface de Controle Ambiental (PECI)
Nota: Peci é uma interface proprietária da Intel que fornece um canal de comunicação entre processadores Intel e componentes externos como Super IO (SIO) e Controladores Embarcados (CE) para fornecer temperatura do processador, Turbo, TDP configurável e limitação da memória mecanismos de controle e muitos outros serviços. Peci é usado para gerenciamento térmico de plataforma e controle em tempo real e configuração de recursos do processador e desempenho. Peci sobre eSPI é apoiado.
2.1.1 Arquitetura de ônibus peci
A arquitetura PECI é baseada em um ônibus ou com fio que os clientes (como processador PECI) podem puxar para cima (com forte movimentação).
O estado ocioso no ônibus é '0' (lógico baixo) e perto de zero (nível de tensão lógica).
Os seguintes números demonstram design e conectividade peci: • CONEXÃO PECI Host-Clients: Enquanto o anfitrião/originador pode ser um anfitrião peci terceirizado e um dos clientes peci é um processador peci dispositivo. • CONEXÃO PECI Ce.
20 Ficha de dados, Volume 1 de 2 Tecnologias
Figura 2-1. Exemplo para a conexão de host-clientes da PECI
VCCST VCCST Q3 nX Q1 nX PECI
Q2 C 1X PECI <10pF/Node
Host / Originator PECI Client
Additional PECI Clients
Figura 2-2. Exemplo para a conexão PECI EC Processor VCCST R
Out VREF_CPU VCCST PECI Embedded Controller In 43 Ohm VCCST
2.2 Tecnologia de virtualização Intel®
A Intel® Tecnologia de Virtualização (Intel® VT) faz com que um único sistema apareça como vários sistemas independentes para o software. Isso permite que sistemas operacionais múltiplos e independentes sejam executados simultaneamente
Ficha de dados, Volume 1 de 2 21 Tecnologias
em um único sistema. A Intel® VT é composta por componentes de tecnologia para apoiar a virtualização de plataformas baseadas em microprocessadores e chipsets de arquitetura Intel.
Intel® Tecnologia de Virtualização (Intel® VT) Intel® 64 e Intel® Arquitetura (Intel® VT-x) adicionou suporte de hardware no processador para melhorar o desempenho de virtualização e robustez. A Tecnologia de Virtualização Intel® para I/O Dirigido (Intel® VT-d) estende o Intel® VT-x adicionando suporte assistido por hardware para melhorar o desempenho de virtualização do dispositivo I/O. As especificações vt-x Intel® e descrições funcionais estão incluídas no Manual, volume 3 do desenvolvedor de software de 64 arquiteturas da Intel® 64. Disponível em: http://www.Intel.com/products/processor/manuals A especificação VT-d Intel® e outros documentos VT podem ser referenciados em: http://www.Intel.com/content/www/us/en/virtualization/virtualization-technology/ Intel-virtualization-technology.html
2.2.1 Tecnologia Intel® virtualização (Intel® VT) para a Intel® 64 e Intel® Arquitetura (Intel® VT-X)
Objetivos VT-x Intel® O VT-x Intel® fornece aceleração de hardware para virtualização das plataformas IA. O Virtual Machine Monitor (VMM) pode usar os recursos Intel® VT-x para fornecer uma plataforma virtualizada confiável melhorada. Usando a Intel® VT-x, um VMM é: • Robusto: VMMs não precisa mais usar para-virtualização ou tradução binária. Isso significa que os VMMs poderão executar sistemas operacionais e aplicativos prontos para uso sem nenhuma etapa especial. • Aprimorado: O VT Intel® permite que os VMMs executem sistemas operacionais convidados de 64 bits nos processadores IA x86. • Mais confiável: Devido ao suporte de hardware, vmms agora pode ser menor, menos complexo e mais eficiente. Isso melhora a confiabilidade e a disponibilidade e reduz o potencial para conflitos de software. • Mais seguro: O uso de transições de hardware no VMM fortalece o isolamento de VMs e impede ainda que a corrupção de um VM afete outros no mesmo sistema.
Intel® VT-x Principais Recursos
O processador suporta os seguintes novos recursos Intel® VT-x: • Tabela de página estendida (EPT) acessados e bits sujos — Os bits EPT A/D permitiram que os VMMs implementassem eficientemente algoritmos de gerenciamento de memória e classificação de páginas para otimizar as operações de memória VM, como desfragmentação, paginação, migração ao vivo e apontar o check-. Sem suporte de hardware para bits EPT A /D, VMMs pode precisar imitar bits A /D marcando estruturas de paginação ept como não-presente ou apenas leitura, e incorrer na sobrecarga de saídas VM e processamento de software associado. • Mudança de comutação do EPT (ponteiro EPT) — A mudança de EPTP é uma função VM específica. A mudança de EPTP permite que o software convidado (na operação não raiz VMX, apoiado pelo EPT) solicite uma hierarquia diferente de estrutura de paginação do EPT. Este é um recurso pelo qual o software na operação não raiz VMX pode solicitar uma alteração do
22 Ficha de dados, Volume 1 de 2 Tecnologias
EPTP sem uma saída vm. O software será capaz de escolher entre um conjunto de potenciais valores de EPTP determinados com antecedência pelo software na operação raiz VMX. • Pausa loop sair — Suporte horários vmm que procuram determinar quando um processador virtual de uma máquina virtual multiprocessador não está realizando um trabalho útil. Esta situação pode ocorrer quando nem todos os processadores virtuais da máquina virtual estão atualmente programados e quando o processador virtual em questão está em um loop envolvendo a instrução PAUSE. O novo recurso permite a detecção de tais loops e é, portanto, chamado de saída pause-loop.
O núcleo do ia do processador suporta os seguintes recursos Intel® VT-x: • Tabelas de páginas estendidas (EPT) — O EPT é a virtualização da tabela de página assistida por hardware. — Ele elimina saídas VM do sistema operacional convidado para o VMM para a manutenção da tabela de página sombra. • IDs de processador virtual (VPID) — Capacidade de atribuir um Id VM para marcar estruturas de hardware do núcleo IA do processador (como TLBs). — Isso evita rubores nas transições de VM para dar um tempo de transição vm de menor custo e uma redução geral na sobrecarga de virtualização. • Hóspede Preemption Timer — Mecanismo para um VMM para antecipar a execução de um sistema operacional convidado após uma quantidade de tempo especificado pelo VMM. O VMM define um valor de temporizantes antes de entrar em um convidado. — O recurso ajuda os desenvolvedores vmm em flexibilidade e qualidade de serviço (QoS) garantias. • Saída da mesa descritor — A saída da mesa de descritor permite que um VMM proteja um sistema operacional convidado contra ataques internos (baseados em software malicioso), impedindo a realocação de estruturas de dados do sistema-chave como o IDT (interromper a tabela descritor), GDT (tabela de descritor global), LDT (tabela de descritor local) , e TSS (seletor de segmento de tarefas). — Um VMM usando esse recurso pode interceptar (por uma saída vm) tenta realocar essas estruturas de dados e impedi-los de serem adulterados por software malicioso.
2.2.2 Intel® Tecnologia de Virtualização (Intel® VT) para I/O Dirigido (Intel® VT-d)
Intel® Objetivos VT-d
Os principais objetivos da Intel® VT-d são o isolamento baseado em domínio e a virtualização baseada em hardware. Um domínio pode ser definido abstratamente como um ambiente isolado em uma plataforma à qual um subconjunto de memória física do hospedeiro é alocado. O VT-d Intel® fornece um desempenho acelerado de I/S para uma plataforma virtualizada e fornece software com as seguintes capacidades: • I/O atribuição do dispositivo e segurança: para a atribuição flexível de dispositivos I / O para VMs e estendendo as propriedades de proteção e isolamento de VMs para operações de I / O.
Ficha de dados, Volume 1 de 2 23 Tecnologias
• Remapeamento do DMA: para apoiar traduções de endereços independentes para acessos diretos à memória (DMA) a partir de dispositivos. • Interrompa o remapeamento: para apoiar o isolamento e o encaminhamento de interrupções de dispositivos e controladores externos de interrupção para VMs apropriados. • Confiabilidade: para gravar e relatar ao software do sistema DMA e interromper erros que podem corromper a memória ou impactar o isolamento do VM.
A Intel® VT-d realiza a tradução de endereço associando transação de um determinado dispositivo de I/O a uma tabela de tradução associada ao Guest à qual o dispositivo é atribuído. Ele faz isso por meio da estrutura de dados na seguinte ilustração. Esta tabela cria uma associação entre o número PCI Express* Bus/Device/Function (B/D/F) do dispositivo e o endereço base de uma tabela de tradução. Essa estrutura de dados é povoada por um VMM para mapear dispositivos para tabelas de tradução de acordo com as restrições de atribuição do dispositivo acima e incluir uma tabela de tradução multinível (Tabela VT-d) que contém traduções de endereços específicas do Guest.
Figura 2-3. Estruturas de mapeamento de domínio
(Dev 31, Func 7) Context entry 255
(Dev 0, Func 1)
(Dev 0, Func 0) Context entry 0
Context entry Table (Bus 255) Root entry 255 Address Translation For bus N Structures for Domain A
(Bus N) Root entry N
(Bus 0) Root entry 0
Root entry table
Context entry 255
Context entry 0 Address Translation Context entry Table Structures for Domain B For bus 0
24 Ficha de dados, Volume 1 de 2 Tecnologias
A funcionalidade VT-d Intel®, muitas vezes referida como um motor VT-d Intel®, normalmente foi implementada em um componente de ponte de hospedeiro PCI Express* de um sistema de computador. Isso pode estar em um componente chipset ou na funcionalidade PCI Express* de um processador com I/O integrado. Quando um desses motores VT-d recebe uma transação PCI Express* de um ônibus PCI Express*, ele usa o número B/D/F associado à transação para procurar uma tabela de tradução VT-d Intel®. Ao fazê-lo, ele usa o número B/D/F para atravessar a estrutura de dados mostrada na figura acima. Se ele encontrar uma tabela Intel® VT-d válida nessa estrutura de dados, ele usa essa tabela para traduzir o endereço fornecido no ônibus PCI Express. Se ele não encontrar uma tabela de tradução válida para uma determinada tradução, isso resulta em uma falha de VT-d Intel®. Se a tradução VT-d Intel® for necessária, o motor VT-d Intel® realiza uma caminhada de mesa no nível N.
Para mais informações, consulte a Tecnologia Intel®virtualização para a Arquitetura Dirigida I/O Specification http://www.Intel.com/content/dam/www/public/us/en/ documents/product-specifications/vt-directed-io-spec.pdf
Intel® VT-d Principais Recursos
O processador suporta os seguintes recursos de VT-d Intel®: • Os gráficos de controlador e processador de memória estão em conformidade com a especificação Intel® VT-d 2.1. • Dois motores de remapa VT-d DMA Intel®. — motor de remapa iGFX DMA — Motor de remapa padrão DMA (cobre todos os dispositivos, exceto iGFX) • Suporte para entrada raiz, entrada de contexto e contexto padrão • Endereço físico de hóspedes de 39 bits e larguras de endereço físico de acolhimento • Suporte apenas para tamanhos de página 4K • Suporte para registro de registro baseado em registro apenas (apenas para entrada única) e suporte para MSI interrompe por falhas • Suporte para caching da folha e do non-leaf • Suporte para a proteção de inicialização da tabela de página padrão • Suporte para inscrições não válidas na tabela de páginas • Suporte para lavagem baseada em hardware de traduzido, mas pendente escreve e lê pendentes, sobre invalidação iotlb • Suporte para invalidação de IOTLB específica global, específica de domínio e página específica • Os ciclos de MSI (MemWr para abordar FEEx_xxxxh) não traduzidos interrompem o remapeamento • A invalidação enfileirada é suportada • Intel® vt-d linha de endereço de bypass de tradução é suportado (pass through)
O processador suporta os seguintes novos recursos Intel® VT-d: • 4 níveis Intel® VT-d Page walk - tanto padrão Intel® motor VT-d, bem como o processador Gráfico VT-d motor são atualizados para suportar 4 níveis Intel® VT-d tabelas (largura de endereço ajustado convidado de 48 bits)
Ficha de dados, Volume 1 de 2 25 Tecnologias
• Intel® superpágina VT-d - suporte da Intel® superpágina VT-d (2 MB, 1 GB) para Intel padrão® motor VT-d (que cobre todos os dispositivos, exceto IGD) O motor VT-d ® IGD Intel não suporta superpágina e o BIOS deve desativar a superpágina no motor Intel ® VT-d quando o iGfx estiver ativado.
Nota: A tecnologia VT-d Intel® pode não estar disponível em todas as SKUs.
2.2.3 Tecnologia de Virtualização APIC (Intel® APICv)
A virtualização aPIC é uma coleção de recursos que podem ser usados para apoiar a virtualização de interrupções e o Controlador de Interrupção Programável Avançado (APIC).
Quando a virtualização apic é ativada, o processador emula muitos acessos ao APIC, rastreia o estado do APIC virtual e oferece interrupções virtuais - tudo em operação não raiz vmx sem uma saída vm.
A seguir estão os controles de execução vm relevantes para a virtualização apic e interrupções virtuais • Interrupção virtual. Esses controles permitem a avaliação e a entrega de interrupções virtuais pendentes. Ele também permite a emulação de escreve (memória mapeada ou baseada em RSE, conforme habilitado) para os registros APIC que controlam interromper a priorização. • Use a sombra tpr. Esse controle permite a emulação de acessos ao registro de prioridade de tarefas (TPR) da APIC via CR8 e, se permitido, através das interfaces mapeadas ou baseadas em RSE. • Virtualizar os acessos APIC. Esse controle permite a virtualização de acessos mapeados por memória ao APIC, causando saídas de VM em acessos a uma página de acesso a APIC especificada pelo VMM. Alguns dos outros controles, se definido, pode causar alguns desses acessos a ser emulado ao invés de causar saídas VM. • Virtualize o modo x2APIC. Esse controle permite a virtualização de acessos baseados em RSE ao APIC. • Virtualização do registro APIC. Este controle permite leituras mapeadas por memória e baseadas em RSE da maioria dos registros APIC (conforme habilitado), satisfazendo-os da página virtual-APIC. Ele direciona a memória mapeada escreve para a página de acesso APIC para a página virtual-APIC, seguindo-os por saídas VM para emulação VMM. • Processo postado interrompe. Esse controle permite que o software pubure interrupções virtuais em uma estrutura de dados e envie uma notificação para outro processador lógico; Após o recebimento da notificação, o processador alvo processará as interrupções postadas copiando-as na página virtual-APIC.
Nota: A tecnologia de virtualização APIC Intel® pode não estar disponível em todas as SKUs. As especificações de virtualização apic Intel® e as descrições funcionais estão incluídas no Manual, volume 3 do desenvolvedor de software de 64 arquiteturas da Intel® 64. Disponível em: http://www.Intel.com/products/processor/manuals
26 Ficha de dados, Volume 1 de 2 Tecnologias
2.3 Tecnologias de segurança
2.3.1 Intel® Trusted Execution Technology (Intel® TXT)
A Tecnologia de Execução Confiável Intel® (Intel® TXT) define melhorias no nível da plataforma que fornecem os blocos de construção para a criação de plataformas confiáveis.
A plataforma Intel® TXT ajuda a fornecer a autenticidade do ambiente de controle de tal forma que aqueles que desejam confiar na plataforma possam tomar uma decisão de confiança apropriada. A plataforma TXT Intel® determina a identidade do ambiente controlador medindo e verificando com precisão o software de controle.
Outro aspecto da decisão de confiança é a capacidade da plataforma de resistir às tentativas de mudar o ambiente de controle. A plataforma Intel® TXT resistirá a tentativas de processos de software para alterar o ambiente de controle ou contornar os limites definidos pelo ambiente de controle.
Intel® TXT é um conjunto de extensões projetadas para fornecer um lançamento medido e controlado de software do sistema que, em seguida, estabelecer um ambiente protegido para si e qualquer software adicional que possa executar.
Estas extensões melhoram duas áreas: • O lançamento do Ambiente Lançado Medido (MLE). • A proteção do MLE contra a corrupção potencial.
A plataforma aprimorada fornece essas interfaces de lançamento e controle usando extensões de modo mais seguro (SMX).
A interface SMX inclui as seguintes funções: • Lançamento medido/verificado do MLE. • Mecanismos para garantir que a medição acima seja protegida e armazenada em um local seguro. • Mecanismos de proteção que permitem que o MLE controle as tentativas de se modificar.
O processador também oferece melhorias adicionais para a arquitetura do Modo de Gerenciamento de Sistemas (SMM) para maior segurança e desempenho. O processador fornece novos MSRs para: • Ativar uma segunda faixa smm • Ativar a verificação do intervalo de execução do código SMM • Selecione se o SMM Save State deve ser escrito para SMRAM legado ou para MSRs • Determinar se um segmento vai ser adiada entrar SMM • Determinar se um fio está bloqueado de entrar SMM • SMI direcionado, permitir/desativar tópicos de responder às ISM, VLWs e IPI Para os recursos acima, bios deve testar a capacidade associada pouco antes de tentar acessar qualquer um dos registros acima. Para mais informações, consulte o Guia de Programação ambiental lançado pela Intel® Tecnologia de Execução Confiável em:
Ficha de dados, Volume 1 de 2 27 Tecnologias
http://www.Intel.com/content/www/us/en/software-developers/Intel-txt-software- development-guide.html Nota: A tecnologia TXT Intel® pode não estar disponível em todas as SKUs.
2.3.2 Intel® Padrão de Criptografia Avançada Novas Instruções (Intel® AES-NI)
O processador suporta Intel® padrão de criptografia avançada novas instruções (Intel® AES-NI) que são um conjunto de instruções de dados múltiplos de instrução única (SIMD) que permitem criptografia e decodificação de dados rápidas e seguras com base na criptografia avançada Padrão (AES). A Intel® AES-NI são valiosas para uma ampla gama de aplicativos criptográficos, como aplicativos que executam criptografia/decodificação em massa, autenticação, geração aleatória de números e criptografia autenticada. A AES é amplamente aceita como padrão para aplicações governamentais e industriais, e é amplamente implantada em vários protocolos.
A Intel® AES-NI consiste em seis instruções da Intel® SSE. Quatro instruções, AESENC, AESENCLAST, AESDEC e AESDELAST facilitam criptografia e decodificação de AES de alto desempenho. Os outros dois, AESIMC e AESKEYGENASSIST, apoiam o procedimento de expansão chave da AES. Juntas, essas instruções fornecem hardware completo para apoiar a AES; oferecendo segurança, alto desempenho e muita flexibilidade.
Esta geração do processador aumentou o desempenho da Intel® AES-NI significativamente em comparação com produtos anteriores.
As especificações e descrições funcionais da Intel® AES-NI estão incluídas no Manual, volume 2 do desenvolvedor de software de 64 arquiteturas da Intel® 64. Disponível em: http://www.Intel.com/products/processor/manuals
Nota: A tecnologia Intel® AES-NI pode não estar disponível em todas as SKUs.
2.3.3 INSTRUÇÕES PCLMULQDQ (Executar palavra quad de multiplicação sem transporte)
O processador suporta a instrução de multiplicação sem transporte, PCLMULQDQ. PclMULQDQ é uma instrução única de múltiplos dados (SIMD) que computa a multiplicação de 128 bits sem transporte de dois operandos de 64 bits sem gerar e propagar carrega. A multiplicação sem transporte é um componente de processamento essencial de vários sistemas e padrões criptográficos. Assim, acelerar a multiplicação sem transporte pode contribuir significativamente para alcançar computação e comunicação seguras de alta velocidade.
As especificações do PCLMULQDQ e as descrições funcionais estão incluídas no Manual, volume 2 do desenvolvedor de software de 64 arquiteturas da Intel® 64. Disponível em: http://www.Intel.com/products/processor/manuals
28 Ficha de dados, Volume 1 de 2 Tecnologias
2.3.4 Intel® Secure Key
O processador suporta Intel® Secure Key (anteriormente conhecido como Gerador de Números Aleatórios Digitais (DRNG), um mecanismo de geração de número aleatório visível de software suportado por uma fonte de entropia de alta qualidade. Esta capacidade está disponível para os programadores através da instrução RDRAND. A capacidade de geração aleatória de número resultante foi projetada para cumprir com as normas existentes da indústria a este respeito (ANSI X9.82 e NIST SP 800-90).
Alguns possíveis usos da instrução RDRAND incluem geração de chaves criptográficas usada em uma variedade de aplicativos, incluindo comunicação, assinaturas digitais, armazenamento seguro, etc.
As especificações de RDRAND e as descrições funcionais estão incluídas® no Manual do Desenvolvedor de Software de 64 Arquiteturas, volume 2. Disponível em: http://www.Intel.com/products/processor/manuals
2.3.5 Bit de desativação de execução
O Execute Disable Bit permite que a memória seja marcada como não executável quando combinada com um sistema operacional de suporte. Se o código tentar ser executado em memória não executável, o processador levanta um erro no sistema operacional. Este recurso pode prevenir algumas classes de vírus ou vermes que exploram vulnerabilidades de superação tampão e pode, assim, ajudar a melhorar a segurança geral do sistema.
2.3.6 Tecnologia boot guard
A tecnologia Boot Guard faz parte da tecnologia de proteção de integridade de botas. Boot Guard pode ajudar a proteger a integridade da inicialização da plataforma, impedindo a execução de blocos de inicialização não autorizados. Com boot guard, os fabricantes de plataformas podem criar políticas de inicialização de tal forma que a invocação de um bloco de inicialização não autorizado (ou não confiável) desencadeará a proteção da plataforma por política definida pelo fabricante.
Com a verificação baseada no hardware, a Boot Guard estende o limite de confiança do processo de inicialização da plataforma até o nível de hardware.
Boot Guard consegue isso por: • Fornecimento de raiz estática baseada em hardware da confiança para medição (S- RTM) e a raiz da confiança para verificação (RTV) usando componentes arquitetônicos da Intel. • Fornecimento de definição arquitetônica para o fabricante de plataformas Boot Policy. • A aplicação da fabricação forneceu a política do carregador usando componentes arquitectónicos de Intel.
Os benefícios dessa proteção é que a Boot Guard pode ajudar a manter a integridade da plataforma, impedindo a reutilização do hardware do fabricante para executar uma pilha de software não autorizada.
Nota: A disponibilidade do Boot Guard pode variar entre as diferentes SKUs.
Ficha de dados, Volume 1 de 2 29 Tecnologias
2.3.7 Intel® Proteção de Execução do Modo de Supervisor (SMEP)
Intel® Supervisor Mode Execution Protection (SMEP) é um mecanismo que fornece o próximo nível de proteção do sistema, bloqueando ataques de software maliciosos do código do modo de usuário quando o sistema está sendo executado no mais alto nível de privilégio. Esta tecnologia ajuda a proteger contra ataques de vírus e código indesejado de prejudicar o sistema. Para mais informações, consulte® o Manual do Desenvolvedor de Software de 64 Arquiteturas 64, volume 3 em: http://www.Intel.com/products/processor/manuals
2.3.8 Intel® Supervisor Mode Access Protection (SMAP)
Intel® Supervisor Mode Access Protection (SMAP) é um mecanismo que fornece o próximo nível de proteção do sistema, bloqueando um usuário mal-intencionado de enganar o sistema operacional para ramificar os dados do usuário. Esta tecnologia desliga vetores de ataque muito populares contra sistemas operacionais.
Para mais informações, consulte o Manual do Desenvolvedor de Software de 64 Arquiteturas da Intel® 64, Volume 3: http://www.Intel.com/products/processor/manuals
2.3.9 Intel® Software Guard Extensions (Intel®SGX)
As extensões do protetor de software (SGX) são um realce do processador projetado ajudar a proteger a integridade e a confidencialidade da aplicação dos segredos e resiste ao software e a determinados ataques da ferragem.
A arquitetura de extensões de proteção de software (SGX) fornece a capacidade de criar ambientes de execução isolados chamados Enclaves que operam a partir de uma região protegida da memória.
O código do enclave pode ser acessado usando novos comandos especiais da ISA que saltam para endereços pré-definidos por Enclave. Os dados dentro de um Enclave só podem ser acessados a partir desse mesmo código enclave.
As últimas declarações de segurança mantêm-se em todos os níveis de privilégio, incluindo o modo de supervisão (anel-0), modo de gestão do sistema (SMM) e outros enclaves.
A Intel® SGX possui um mecanismo de criptografia de memória que criptografa a memória do Enclave, bem como a protege contra ataques de corrupção e repetição.
Os benefícios Intel® sobre ambientes de execução confiáveis (TEEs) alternativos são: • Enclaves são escritos usando C/C++ usando ferramentas de compilação padrão da indústria. • Alta potência de processamento como eles correm no processador. • Grande quantidade de memória estão disponíveis, bem como armazenamento não volátil (como unidades de disco). • Simples de manter e depurar usando IDEs padrão (Ambiente de Desenvolvimento Integrado)
30 Ficha de dados, Volume 1 de 2 Tecnologias
• Escalável a um maior número de aplicações e fornecedores que executam simultaneamente • Alocação dinâmica da memória: — Gestão de pilha e piscina de fios — Crescimento demanda em pilha — Carregamento dinâmico do módulo/biblioteca — Gestão de moeda em aplicações como coletores de lixo — Faça a proteção de escrever das páginas do EPC (Enclave Page Cache - Memória protegida do Enclave) após a deslocalização inicial — Criação demanda de páginas de código (JIT, módulos de código criptografados) • Permitir enclaves de lançamento que não seja o atualmente fornecido pela Intel • O tamanho máximo da memória protegida aumentou para 256MB. — Suporta tamanhos de memória protegidos 64, 128 e 256MB. • VMM Over-assinatura. O mecanismo de assinatura excessiva vmm permite que um VMM disponibilize mais recursos para máquinas virtuais do que o que está realmente disponível na plataforma. A arquitetura Intel® inicial da SGX foi otimizada para o modelo de partição/balonismo do EPC para VMMs, onde um VMM atribui uma partição estática de EPC a cada sistema operacional convidado da SGX sem excesso de assinatura e os hóspedes são livres para gerenciar (ou seja, oversubscribe) suas próprias partições de EPC. A arquitetura de extensões de assinatura excessiva da Intel® SGX EPC fornece um conjunto de novas instruções que permitem que os VMMs cancelem eficientemente a memória epc para seus sistemas operacionais convidados.
Para mais informações, consulte o site da Intel® SGX em:
https://software.Intel.com/en-us/sgx
As especificações e descrições funcionais Intel® estão incluídas no Manual, volume 3 do desenvolvedor de software de® arquiteturasde64 arquiteturas. Disponível em: http://www.Intel.com/products/processor/manuals
2.3.10 Intel® Secure Hash Algorithm Extensions (Intel® SHA Extensions)
O Algoritmo Hash Seguro (SHA) é um dos algoritmos criptográficos mais comumente empregados. Os usos primários do SHA incluem integridade de dados, autenticação de mensagens, assinaturas digitais e desduplicação de dados. Como o uso generalizado de soluções de segurança continua a crescer, SHA pode ser visto em mais aplicações agora do que nunca. As extensões SHA Intel® são projetadas para melhorar o desempenho desses algoritmos intensivos em computação em processadores baseados em arquitetura Intel®.
As extensões SHA Intel® são uma família de sete instruções baseadas nas extensões SIMD Intel® Streaming (Intel® SSE) que são usadas juntas para acelerar o desempenho do processamento de SHA-1 e SHA-256 em processadores baseados em arquitetura da Intel. Dada a importância crescente da SHA em nossos dispositivos de computação diária, as novas instruções são projetadas para fornecer um impulso necessário de desempenho para hashing um único buffer de dados. Os benefícios de desempenho não só ajudarão a melhorar a capacidade de resposta e menor consumo
Ficha de dados, Volume 1 de 2 31 Tecnologias
de energia para um determinado aplicativo, mas podem permitir que os desenvolvedores adotem SHA em novos aplicativos para proteger os dados enquanto entregam aos seus objetivos de experiência do usuário. As instruções são definidas de uma forma que simplifica seu mapeamento no fluxo de processamento de algoritmos da maioria das bibliotecas de software, permitindo assim um desenvolvimento mais fácil.
Mais informações sobre a Intel® SHA podem ser encontradas em:
http://software.Intel.com/en-us/articles/Intel-sha-extensions
2.3.11 Prevenção de instruções do modo de usuário (UMIP)
A Prevenção de Instruções de Modo de Modo do Usuário (UMIP) fornece capacidade de endurecimento adicional para o kernel do sistema operacional, permitindo que certas instruções executem apenas no modo de supervisor (Anel 0).
Se o sistema operacional optar por usar umip, a seguinte instrução é aplicada para ser executado no modo de supervisor: • SGDT - Armazenar o valor de registro GDTR • SIDT - Armazenar o valor de registro IDTR • SLDT - Armazenar o valor de registro LDTR • SMSW - Palavra de status da máquina da loja • STR - Armazenar o valor do registo TR
Uma tentativa de tal execução no modo usuário causa uma exceção de proteção geral (#GP).
As especificações e descrições funcionais da® Umip estão incluídas no Manual do Desenvolvedor de Software de 64 Arquiteturas, volume 3. Disponível em: http://www.Intel.com/products/processor/manuals
2.3.12 Leia o ID do processador (RDPID)
Uma instrução complementar que devolva o ID do processador lógico atual e forneça uma alternativa mais rápida ao uso da instrução RDTSCP.
As especificações rdpid e descrições funcionais estão incluídas® no Manual do Desenvolvedor de Software de 64 Arquiteturas, Volume 2. Disponível em: http://www.Intel.com/products/processor/manuals
2.4 Tecnologias de potência e desempenho
2.4.1 Tecnologia smart® Cache da Intel
A tecnologia Smart Cache Intel® é um Cache de Último Nível (LLC) compartilhado.
A LLC também pode ser referida como um cache de terceiro nível.
A LLC é compartilhada entre todos os núcleos da IA, bem como os Gráficos do Processador.
32 Ficha de dados, Volume 1 de 2 Tecnologias
Os caches de primeiro e segundo níveis não são compartilhados entre núcleos físicos e cada núcleo físico tem um conjunto separado de caches.
O tamanho da LLC é específico sku com um máximo de 2MB por núcleo físico e é um cache associativo de 16 maneiras.
2.4.2 IA Core Nível 1 e Nível 2 Caches
O cache de primeiro nível é dividido em um cache de dados e um cache de instrução. O tamanho do cache de primeiro nível do processador é 48KB para dados e 32KB para instruções. O cache de primeiro nível é um cache associativo de oito vias.
O cache de segundo nível contém dados e instruções. Também é referido como cache de nível médio ou MLC. O tamanho do cache de segundo nível do processador é 512KB e é um cache associativo de oito vias.
Figura 2-4. Hierarquia do cache do processador
L1 DCU IFU DCU IFU DCU IFU DCU IFU
CORE CORE CORE CORE
L2 MLC MLC MLC MLC
L3 LLC ‐ Last Level Cache Inclusive, shared cache
Other System PCIe Devices Agent Local Memory
Notas: 1. L1 Cache de dados (DCU) - 48KB (por núcleo) 2. L1 Cache de instrução (IFU) - 32KB (por núcleo) 3. MLC - Cache de nível médio - 512KB (por núcleo)
2.4.3 Tecnologia Intel® Turbo Boost Max 3.0
O Intel® Turbo Boost Max Technology 3.0 (ITBMT 3.0) concede uma frequência Turbo máxima diferente para núcleos de processadores individuais.
Ficha de dados, Volume 1 de 2 33 Tecnologias
Para habilitar o ITBMT 3.0, o processador expõe os recursos essenciais individuais; incluindo diversas frequências máximas turbo.
Um sistema operacional que permite uma capacidade de frequência variada por núcleo pode maximizar a economia de energia e o uso de desempenho atribuindo tarefas aos núcleos mais rápidos, especialmente em cargas de trabalho de baixa contagem de núcleos.
Os processadores habilitados com esses recursos também podem permitir que o software (mais comumente um driver) substitua o limite máximo de frequência Turbo por núcleo e notifique o sistema operacional por meio de um mecanismo de interrupção.
Para mais informações sobre a tecnologia Intel® Turbo Boost Max 3.0, consulte
http://www.Intel.com/content/www/us/en/architecture-and-technology/turbo-boost/ turbo-boost-max-technology.html
Nota: A tecnologia Intel® Turbo Boost Max 3.0 pode não estar disponível em todas as SKUs.
2.4.4 Power Aware Interromper Roteamento (PAIR)
O processador inclui tecnologia de desempenho de potência aprimorada que encaminha interrupções para segmentos ou núcleos de IA do processador com base em seus estados de sono. Como exemplo, para a economia de energia, ele encaminha a interrupção para os núcleos ativos do processador IA sem acordar os núcleos de IA do processador ocioso profundo. Para o desempenho, ele encaminha a interrupção para os núcleos ociosos (C1) do processador IA sem interromper os núcleos ia do processador já fortemente carregados. Este aprimoramento é principalmente benéfico para cenários de alta interrupção como Gigabit LAN, periféricos WLAN, etc.
2.4.5 Tecnologia Hyper-Threading Intel® (Tecnologia Intel® HT)
O processador suporta a Tecnologia de Hiperthreading Intel® (Intel® Tecnologia HT) que permite que um núcleo ia processador de execução funcione como dois processadores lógicos. Embora alguns recursos de execução, como caches, unidades de execução e ônibus, sejam compartilhados, cada processador lógico tem seu próprio estado arquitetônico com seu próprio conjunto de registros de uso geral e registros de controle. Esse recurso deve ser ativado usando o BIOS e requer suporte do sistema operacional.
A Intel recomenda habilitar a tecnologia de hiper-threading Intel® com o Microsoft* Windows* 7 ou a tecnologia Intel® hyper-threading da Intel usando o BIOS para todas as versões anteriores dos sistemas operacionais Windows*. Para mais informações sobre a Tecnologia de Hiper-Threading Intel®, consulte http://www.intel.com/ technology/platform-technology/hyper-threading/
Nota: A tecnologia Intel® HT pode não estar disponível em todas as SKUs.
2.4.6 Tecnologia Intel® Turbo Boost 2.0
O Intel® Turbo Boost Technology 2.0 permite que o núcleo do processador IA / processador gráficos core para oportunistae automaticamente executar mais rápido do que o processador IA núcleo de frequência base / processador gráficos de frequência
34 Ficha de dados, Volume 1 de 2 Tecnologias
base se ele está operando abaixo de potência, temperatura e limites atuais. O recurso Intel® Turbo Boost Technology 2.0 foi projetado para aumentar o desempenho das cargas de trabalho multi-threaded e single-threaded.
Em comparação com os produtos de geração anterior, a Intel® Turbo Boost Technology 2.0 aumentará a proporção de potência de aplicação em relação ao TDP e também permite aumentar a potência acima do TDP até pl2 por curtos períodos de tempo. Assim, soluções térmicas e resfriamento de plataforma que são projetados para menos de orientação de design térmico podem experimentar problemas térmicos e de desempenho, uma vez que mais aplicações tenderão a ser executadas no limite máximo de energia por períodos de tempo significativos.
Nota: Intel® Turbo Boost Technology 2.0 pode não estar disponível em todos os SKUs.
2.4.6.1 Intel® Turbo Boost Tecnologia 2.0 Power Monitoring
Ao operar no modo turbo, o processador monitora sua própria potência e ajusta as frequências do processador e gráficos para manter a potência média dentro dos limites ao longo de um período de tempo termicamente significativo. O processador estima a potência do pacote para todos os componentes no pacote. No caso de uma carga de trabalho fazer com que a temperatura ultrapasse os limites de temperatura do programa, o processador se protegerá usando o Monitor Térmico Adaptativo.
2.4.6.2 Intel® Turbo Boost Tecnologia 2.0 Power Control
Ilustração do controle de energia Intel® Turbo Boost Technology 2.0 é mostrada nas seguintes seções e números. Vários controles operam simultaneamente permitindo a personalização de múltiplas limitações térmicas e de energia do sistema. Esses controles permitem otimizações turbo dentro de restrições do sistema e são acessíveis usando interfaces MSR, MMIO e PECI.
2.4.6.3 Intel® Turbo Boost Tecnologia 2.0 Frequência
Para determinar a maior frequência de desempenho entre os núcleos ativos do IA do processador, o processador leva em consideração o seguinte: • O número de núcleos de processadorI operando no estado c0. • O consumo atual do núcleo do ia do processador estimado e as configurações iCCMax. • O pacote estimado antes e presente do consumo de energia e dos limites de potência turbo. • A temperatura do pacote.
Qualquer um desses fatores pode afetar a frequência máxima para uma determinada carga de trabalho. Se o limite de energia, corrente ou térmica for atingido, o processador reduzirá automaticamente a frequência para permanecer dentro do limite tdp. As frequências do processador Turbo só estão ativas se o sistema operacional estiver solicitando o estado P0. Para mais informações sobre os Estados-P e C-estados, consulte Chapter 3, “Gerenciamento de alimentação”.
Ficha de dados, Volume 1 de 2 35 Tecnologias
2.4.7 Tecnologia Intel SpeedStep® aprimorada
A tecnologia Intel SpeedStep ® aprimorada permite que a OS controle e selecione p- state. A seguir estão as principais características da tecnologia 20Intel® Aprimorada: • Múltiplos pontos de frequência e tensão para o desempenho ideal e eficiência de energia. Esses pontos operacionais são conhecidos como Estados-P. • A seleção de frequência é controlada por software por escrito para msrs processador. A tensão é otimizada com base na frequência selecionada e no número de núcleos ativos de IA do processador. — Uma vez que a tensão é estabelecida, o PLL trava sobre à freqüência do alvo. — Todos os núcleos ativos do IA do processador compartilham a mesma frequência e tensão. Em um processador multi-core, a maior frequência p- estado solicitado entre todos os núcleos ativos IA é selecionado. — As transições solicitadas por software são aceitas a qualquer momento. Se uma transição anterior estiver em andamento, a nova transição será adiada até que a transição anterior seja concluída. • O processador controla as taxas de rampa de tensão internamente para garantir transições sem falhas.
Nota: Como há baixa latência de transição entre os Estados-P, um número significativo de transições por segundo é possível.
2.4.8 Tecnologia Mudança de Velocidade da Intel®
A Tecnologia Speed Shift Intel® é um método de controle de frequência energeticamente eficiente pelo hardware, em vez de depender do controle da OS. Os estão cientes do hardware disponível P-estados e solicitar um P-estado desejado ou pode deixar o hardware determinar o Estado P. A solicitação do sistema operacional é baseada em seus requisitos de carga de trabalho e conscientização sobre os recursos do processador. A decisão do processador baseia-se nas diferentes restrições do sistema, por exemplo: demanda de carga de trabalho, limites térmicos, tendo em consideração os níveis mínimos e máximos e a janela de atividade solicitada pelo Sistema Operacional.
2.4.9 Intel® Extensões avançadas do vetor 2 (Intel® AVX2)
Intel® Advanced Vector Extensions 2.0 (Intel® AVX2) é a mais recente expansão do conjunto de instruções da Intel. A Intel® AVX2 estende as extensões de vetor avançado da Intel® (Intel® AVX) com instruções de inteiro de 256 bits, instruções de multiplicação de multiplicação de ponto flutuante (FMA) e operações de coleta. Os vetores de inteiros de 256 bits beneficiam o software de processamento de matemática, codec, imagem e sinal digital. A FMA melhora o desempenho na detecção facial, imagens profissionais e computação de alto desempenho. As operações de coleta aumentam as oportunidades de vectorização para muitas aplicações. Além das extensões de vetores, essa geração de processadores Intel adiciona novas instruções de manipulação de bits úteis em compressão, criptografia e software de propósito geral. Para mais informações sobre a Intel® AVX, consulte http://www.intel.com/software/ avx
36 Ficha de dados, Volume 1 de 2 Tecnologias
As extensões avançadas Intel® (Intel® AVX) são projetadas conseguir uma taxa de rendimento mais elevada a determinada operação do integer e do ponto de flutuação. Devido às características de potência do processador variável, utilizando instruções AVX pode fazer com que a) peças opere abaixo da frequência base b) algumas peças com Intel® Turbo Boost Technology 2.0 para não alcançar qualquer ou máxima frequência turbo. O desempenho varia dependendo da configuração de hardware, software e sistema e o usuário deve consultar o fabricante do sistema para obter mais informações.
As extensões avançadas Intel® referem-se a Intel® AVX, Intel® AVX2 ou Intel® AVX- 512.
Para mais informações sobre a Intel® AVX, consulte https://software.Intel.com/en-us/ isa-extensions/Intel-avx.
Nota: A Intel® AVX e AVX2 Technologies podem não estar disponíveis em todas as SKUs.
2.4.10 Intel® 64 Arquitetura x2APIC
A arquitetura x2APIC estende a arquitetura xAPIC que fornece mecanismos-chave para interromper a entrega. Esta extensão destina-se principalmente a aumentar a capacidade de endereçabilidade do processador. Especificamente, x2APIC: • Mantém todos os elementos-chave da compatibilidade com a arquitetura xAPIC: — Modos de entrega — Interromper e prioridades do processador — Interromper fontes — Interromper os tipos de destino • Fornece extensões para a capacidade de endereçabilidade do processador em escala para os modos de destino lógico suspeto e físico • Adiciona novos recursos para melhorar o desempenho da interrupção da entrega • Reduz a complexidade do modo de destino lógico interromper a entrega em arquiteturas baseadas em link
As principais melhorias fornecidas pela arquitetura x2APIC sobre xAPIC são as seguintes: • Suporte para dois modos de operação para proporcionar compatibilidade e extenibilidade atrasadas para futuras inovações de plataformas: — No modo de compatibilidade xAPIC, os registros APIC são acessados por meio de interface mapeada por memória para uma página 4K-Byte, idêntica à arquitetura xAPIC. — No modo x2APIC, os registros APIC são acessados por meio de interfaces de Registro Específico modelo (RSE). Nesse modo, a arquitetura x2APIC oferece um aumento significativo da capacidade de endereçabilidade do processador e algumas melhorias na interrupção da entrega. • Maior gama de endereciabilidade do processador no modo x2APIC: — O campo físico xAPIC ID aumenta de 8 bits para 32 bits, permitindo interromper a endereite de endereçabilidade do processador até processadores 4G-1 no modo de destino físico. Uma implementação do processador da arquitetura x2APIC pode suportar menos de 32 bits de forma transparente por software.
Ficha de dados, Volume 1 de 2 37 Tecnologias
— O campo lógico xAPIC ID aumenta de 8 bits para 32 bits. O ID x2APIC lógico de 32 bits é dividido em dois sub-campos - uma identificação de cluster de 16 bits e uma identificação lógica de 16 bits dentro do cluster. Consequentemente, ((2^20) - 16) processadores podem ser abordados no modo de destino lógico. As implementações do processador podem suportar menos de 16 bits no subcampo de identificação cluster e no subcampo de identificação lógico de forma agnóstica em software. • Interface MSR mais eficiente para acessar registros APIC: — Para melhorar a entrega de interrompemento interprocessador e auto-dirigida, bem como a capacidade de virtualizar o APIC local, o conjunto de registro APIC pode ser acessado apenas através de interfaces baseadas em RSE no modo x2APIC. A interface Memória Mapeada de IO (MMIO) usada pelo xAPIC não é suportada no modo x2APIC. • A semântica para acessar os registros apic foram revistos para simplificar a programação de registros APIC usados com freqüência por software do sistema. Especificamente, os registros de semântica de software para o uso do Registro de Comando interromper (ICR) e do Fim da Interrupção (EOI) foram modificados para permitir uma entrega mais eficiente e o envio de interrupções. • As extensões x2APIC são disponibilizadas ao software do sistema, permitindo que a unidade x2APIC local no modo "x2APIC". Para se beneficiar das capacidades x2APIC, um novo sistema operacional e um novo BIOS são ambos necessários, com suporte especial para o modo x2APIC. • A arquitetura x2APIC oferece compatibilidade para trás para a arquitetura xAPIC e extensível para a frente para futuras inovações da plataforma Intel.
Nota: Intel® tecnologia x2APIC pode não estar disponível em todas as SKUs.
Para mais informações, consulte a especificação Intel® 64 arquitetura x2Apic em http:/ /www.intel.com/products/processor/manuals/.
2.4.11 Extensões de sincronização transacional Intel® (Intel® TSX-NI)
As extensões de sincronização transacional Intel® (Intel® TSX-NI) fornecem um conjunto de extensões de conjunto de instruções que permitem que os programadores especifiquem regiões de código para sincronização transacional. Os programadores podem usar essas extensões para alcançar o desempenho do bloqueio de grãos finos enquanto programam com fechaduras de grãos grossas. Detalhes sobre a Intel® TSX- NI podem ser encontrados no Manual do Desenvolvedor de Software de Arquiteturas 64 daIntel®, volume 2: http://www.Intel.com/products/processor/manuals
Nota: Nostel®TSX-NIpode não estar disponível em todas as SKUs.
2.4.12 Intel® GNA (GMM e acelerador de rede neural)
GNA significa Modelo de Mistura AussianG e Neural Network Umdesacelerador
O GNA é usado para processar o reconhecimento de fala sem seqüência de treinamento do usuário. O GNA é projetado descarregar os núcleos do processador e a memória do sistema com tarefas complexas do reconhecimento de fala e melhorar a exatidão do
38 Ficha de dados, Volume 1 de 2 Tecnologias
reconhecimento de fala. O GNA é projetado computar milhões de funções gaussian da densidade da probabilidade por o segundo sem carregar os núcleos do processador ao manter o baixo consumo de poder.
CPU CPU Core0 Core1 Bus
CPU CPU DRAM Core2 Core3 Memory
SRAM Bus GNA
DSP Memory
2.4.13 Extensões avançadas do vetor 512 bocado (Intel® AVX- 512)
O suporte Intel® aVX é ampliado para operações simd de 512 bits. Os programas podem embalar oito precisão dupla e dezesseis números flutuantes de precisão única dentro dos vetores de 512 bits, bem como oito inteiros de 64 bits e dezesseis de 32 bits. Isso permite o processamento de duas vezes o número de elementos de dados que a Intel® AVX/AVX2 pode processar com uma única instrução e quatro vezes os recursos da Intel® SSE.
As instruções do AVX-512 Intel® são importantes porque abrem capacidades de desempenho mais altas para as tarefas computacionais mais exigentes. As instruções Intel® AVX-512 oferecem o mais alto grau de suporte de compilador, incluindo um nível sem precedentes de riqueza no design das capacidades de instrução.
Os recursos Intel® AVX-512 incluem 32 registros de vetores cada 512 bits de largura e oito registros de máscaras dedicados. Intel® AVX-512 é um conjunto de instruções flexíveis que inclui suporte para transmissão, mascaramento embutido para permitir a predicação, controle de arredondamento de ponto flutuante embutido, supressão de falha de ponto flutuante incorporada, instruções de dispersão, matemática de alta velocidade instruções e representação compacta de grandes valores de deslocamento.
O AVX-512 Intel® oferece um nível de compatibilidade com a Intel® AVX, que é mais forte do que as transições anteriores para novas larguras para operações de SIMD. Ao contrário da Intel® SSE e Intel® AVX que não podem ser misturados sem penalidades de desempenho, a mistura de Intel® AVX e Intel® instruções AVX-512 é suportada sem penalidade. A Intel® AVX registra o mapa YMM0-YMM15 no mapa Intel® AVX-512 registra ZMM0-ZMM15 (no modo x86-64), muito parecido com o Intel® SSE registra o mapa nos registros Intel® AVX. Portanto, em processadores com suporte Intel® AVX- 512, Intel® AVX e Intel® instruções AVX2 operam nos 128 ou 256 bits inferiores dos primeiros 16 registros ZMM.
Ficha de dados, Volume 1 de 2 39 Tecnologias
As instruções do Intel® AVX-512 estão documentadas na referência de programação de extensões de configuração de configuração de instrução de arquitetura da Intel® (futuras arquiteturas):
https://software.Intel.com/sites/default/files/managed/b4/3a/319433-024.pdf
Intel® AVX-512 tem várias extensões que cpuid foi reforçada para expor. • AVX512F (Fundação) - expande a maioria das instruções AVX baseadas em 32 e 64 bits com esquema de codificação EVEX para suportar registros de 512 bits, máscaras de operação, transmissão de parâmetros e arredondamento incorporado e controle de exceção • AVX512CD (Detecção de Conflitos) - detecção eficiente de conflitos para permitir que mais loops sejam vectorizados • AVX512BW (Byte and Word) - estende AVX-512 para cobrir operações de inteiros de 8 e 16 bits • AVX512DQ (Doubleword e Quadword) - estende AVX-512 para cobrir operações de inteirode 32 e 64 bits • AVX512VL (Comprimento vetor) - estende a maioria das operações AVX-512 para operar também em registros XMM (128 bits) e YMM (256 bits) • AVX512IFMA (Integer Fused Multiply-Add) - fusão multiplicar-add de inteiros usando precisão de 52 bits • AVX512VBMI (Instruções de Manipulação vector byte) - adiciona instruções de permutação vector byte que não estavam presentes no AVX-512BW • AVX512VBMI2 (Instruções de Manipulação vector byte 2) - adiciona carga de byte/ palavra, loja e concatenação com turno • VPOPCNTDQ - contagem de bits definido para 1 • VPCLMULQDQ - multiplicação sem transporte de quadrinhas • AVX-512VNNI (Instruções vector de rede neural) - instruções vetoras para aprendizagem profunda • AVX512GFNI (Galois Field Novas Instruções) - instruções vetorial para calcular Galois Fields • AVX512VAES (instruções Vector AES) - instruções vetoras para codificação de AES • AVX512BITALG (Bit Algorithms) - byte/word bit manipulation instructions expanding VPOPCNTDQ
Nota: Intel® AVX-512 pode não estar disponível em todos os SKUs.
2.4.14 Linha cache write back (CLWB)
Escreve de volta à memória a linha de cache (se sujo) que contém o endereço linear especificado com o operando de memória de qualquer nível da hierarquia de cache no domínio da coerência do cache. A linha pode ser mantida na hierarquia do cache em estado não modificado. Manter a linha na hierarquia do cache é uma otimização de desempenho (tratada como uma dica por hardware) para reduzir a possibilidade de perder cache em um acesso subseqüente. O hardware pode optar por manter a linha em qualquer um dos níveis da hierarquia de cache e, em alguns casos, pode invalidar a linha da hierarquia do cache. A fonte operand é um local de memória byte.
40 Ficha de dados, Volume 1 de 2 Tecnologias
A instrução CLWB está documentada na referência de programação de extensões de configuração de configuração de configuração de instrução de arquitetura da Intel® (futuras arquiteturas):
https://software.Intel.com/sites/default/files/managed/b4/3a/319433-024.pdf
2.5 Intel® Unidade de Processamento de Imagem (Intel® IPU)
2.5.1 Infraestrutura de imagem de plataforma
A infraestrutura de imagem da plataforma é baseada nos seguintes componentes de hardware: • Subsistema da câmera: Localizado na tampa do sistema e contém sensor CMOS, flash, LED, Interface I/O (MIPI* CSI-2 e I²C*), controle de foco e outros componentes. • Controlador de I/O da câmera: O controlador de I/O está localizado no processador e contém um controlador DE host MIPI-CSI2. O controlador hospedeiro é um dispositivo PCI (independente do dispositivo IPU). O CSI-2 HCI traz dados de imagem de uma imagem externa para o sistema e fornece um canal de comando e controle para a imagem usando O I²C. • Intel® IPU (Unidade de Processamento de Imagem): A UIP processa imagens brutas capturadas pelos sensores Bayer. As imagens de resultado são usadas por aplicativos de fotografia e captura de vídeo (JPEG, H.264, etc.).
Figura 2-5. Sistema de câmera do processador
Camera Subsystem 1 Flash LED Privacy LED
CSIǦ2 Sensor Module Camera Control Logic IPU4 PMIC ISP MIPI* CSI-2 Processor’s Input Subsystem
I2C (A)
PCH Camera Subsystem 2 Interfaces I2C (B) Camera Subsystem 3 Camera Subsystem 4
Ficha de dados, Volume 1 de 2 41 Tecnologias
2.5.2 Intel® Unidade de Processamento de Imagem (Intel® IPU)
O Intel® IPU é um componente de hardware de subsistema de câmera embutido no processador, processa vídeo e imagens estáticas de alta qualidade, consumindo menor potência, alavancando um processador vliw programável (palavra de instrução muito longa) processador de vetores SIMD, um hardware tubo de função fixa (aceleradores), 3 processadores de escalar e muito mais. A mistura de aceleradores de hardware e recursos de computação permite a flexibilidade e a capacidade de correção necessárias para mudanças tardias e permite que o processador suporte futuras tecnologias de sensores, mantendo a potência e o desempenho.
2.6 Tecnologias de depuração
2.6.1 Traço ® processador da Intel
Intel® Processador Trace (Intel® PT) é uma capacidade de rastreamento adicionado à Intel® Arquitetura, para uso em depuração de software e perfil. A Intel® PT fornece a capacidade de informações mais precisas de fluxo de controle de software e tempo, com impacto limitado na execução de software. Isso proporciona maior capacidade de depurar falhas de software, trava ou outras anomalias, bem como capacidade de resposta e problemas de desempenho de curta duração.
Intel® VTune™ Amplificador de Sistemas e o Intel® System Debugger fazem parte do produto Intel® System Studio 2015 (e mais novo), que inclui atualizações para os novos recursos de depuração e rastreamento, incluindo Intel® PT e Intel® Trace Hub.
O Intel® System Studio 2015 está disponível para download no https:// software.Intel.com/en-us/system-studio.
Uma atualização para o utilitário de desempenho Linux*, com suporte para a Intel® PT, está disponível para download em https://github.com/virtuoso/linux-perf/tree/intel_pt. Exige reconstruir a semente e a utilidade do perf.
§ §
42 Ficha de dados, Volume 1 de 2 Gerenciamento de alimentação
3 Gerenciamento de alimentação
Este capítulo fornece informações sobre os seguintes tópicos de gerenciamento de energia: • Configuração avançada e interface de potência (ACPI) Estados • Gerenciamento de energia do processador IA Core • Gerenciamento integrado de controle de memória (IMC) • Gerenciamento de poder gráfico do processador
Figura 3-1. Estados de poder do processador
G0 – Working
S0 – Processor powered on
C0 – Active mode
P0
Pn
C2
C3
C6
C7
C8
C9
C10
G1 – Sleeping
S3 cold – Sleep – Suspend To Ram (STR)
S4 – Hibernate – Suspend To Disk (STD), Wakeup on PCH
G2 – Soft Off
S5 – Soft Off – no power,Wakeup on PCH
G3 – Mechanical Off
* Note: Power states availability may vary between the different SKUs
Ficha de dados, Volume 1 de 2 43 Gerenciamento de alimentação
3.1 Configuração avançada e interface de potência (ACPI) Estados apoiados
Esta seção descreve os estados da ACPI apoiados pelo processador.
Tabela 3-1. Estados do sistema
Estado Descrição
G0/S0/C0 G0/ Full On:CPU operando. Dispositivos individuais podem ser desligados para economizar S0/C0 energia. Os diferentes níveis operacionais da CPU são definidos pelos estados da Cx.
GO/S0/Cx GO/ Estado cx:CPU gerencia C-estados em si e pode estar em estado de baixa potência S0/Cx
Suspend-To-RAM (STR): O contexto do sistema é mantido no sistema DRAM, mas o poder é fechado para circuitos não críticos. A memória é retida e as atualizações continuam. Todos os relógios externos desligados; Relógio RTC e relógios osciladores de anel interno G1/S3 G1/S3 ainda estão alternando. Em S3, SLP_S3 sinal permanece afirmado, SLP_S4 e SLP_S5 estão inativos até que uma vigília ocorra.
Suspender-a-Disco (DST): O contexto do sistema é mantido no disco. Toda a energia é então fechada para o sistema, exceto para a lógica necessária para retomar. Externamente G1/S4 G1/S4 aparece o mesmo que S5, mas pode ter eventos de esteira diferentes. Em S4, SLP_S3 e SLP_S4 ambos permanecem afirmados e SLP_S5 está inativo até que uma vigília ocorra.
Soft Off:Contexto do sistema não mantido. Toda a energia é fechada, exceto para a lógica G2/S5 necessária para reiniciar. Uma bota cheia é necessária ao acordar. Aqui, SLP_S3, SLP_S4 e SLP_S5 são todos ativos até que um velório ocorra.
Mecânica OFF:Contexto do sistema não mantido. Toda a energia fechada, exceto para o RTC. Nenhum evento "Wake" é possível, porque o sistema não tem qualquer poder. Este estado ocorre se o usuário remove as baterias, desliga um interruptor mecânico, ou se a G3 G3 fonte de alimentação do sistema está em um nível que seja insuficiente pôr a lógica "acordando". Quando a energia do sistema retorna, a transição depende do estado pouco antes da entrada para o G3.
Tabela 3-2. Estados integrados do controlador de memória (IMC)
Estado Descrição
Poder acima CKE afirmou. Modo ativo.
Pré-carga Power down CKE de-afirmou (não auto-atualização) com todos os bancos fechados.
Poder ativo para baixo CKE de-afirmou (não auto-atualização) com um banco mínimo ativo.
Auto-atualização CKE de-afirmou usando o dispositivo auto-atualização.
Tabela 3-3. Combinações de Estado de interface G, S e C (Folha 1 de 2)
Pacote Estado Sono (S) Estado do Relógios do processador Descrição Global (G) Estado processador sistema (C) Estado
G0 S0 \C0 Full On LIgado Full On
G0 S0 C2 Repouso LIgado Repouso profundo profundo
G0 S0 C3 Repouso LIgado Repouso profundo profundo
G0 S0 C6/C7 Deep Power LIgado Deep Power Down Down
G0 S0 C8/C9/C10 Desligado LIgado Poder mais profundo para baixo
G1 S3 Desligado Desligado Fora, exceto RTC Suspender para a RAM
G1 S4 Desligado Desligado Fora, exceto RTC Suspender a Disk
44 Ficha de dados, Volume 1 de 2 Gerenciamento de alimentação
Tabela 3-3. Combinações de Estado de interface G, S e C (Folha 2 de 2)
Pacote Estado Sono (S) Estado do Relógios do processador Descrição Global (G) Estado processador sistema (C) Estado
G2 S5 Desligado Desligado Fora, exceto RTC Soft Off
G3 N/D Desligado Desligado Desligado Duro fora
3.2 Gerenciamento de energia do processador IA Core
Ao executar o código, a tecnologia de tecnologia e a mudança de velocidade Intel da Intel® tecnologia otimiza a frequência e a tensão do núcleo ia do processador com base na carga de trabalho. Cada ponto operacional de frequência e tensão é definido pela ACPI como um Estado-P. Quando o processador não está executando o código, ele fica ocioso. Um estado ocioso de baixa potência é definido pela ACPI como um Estado- C. Em geral, os Estados C de energia mais profunda têm mais tempo de entrada e saída de latentes.
3.2.1 OS/HW Controladop-estados
3.2.1.1 Tecnologia Intel SpeedStep® aprimorada
A tecnologia Intel SpeedStep® permite que a OS controle e selecione p-state. Para mais informações, consulte Section 2.4.7, “Tecnologia Intel SpeedStep® aprimorada”.
3.2.1.2 Tecnologia Intel® Speed Shift
A Tecnologia Speed Shift da Intel® é um método de controle de frequência energeticamente eficiente pelo hardware, em vez de depender do controle da OS. Para mais detalhes, Section 2.4.8, “Tecnologia Mudança de Velocidade da Intel®” consulte.
3.2.2 Estados ociosos de baixa potência
Quando o processador está ocioso, estados ociosos de baixa potência (C-estados) são usados para economizar energia. Mais ações de economia de energia são tomadas para c-estados numericamente mais elevados. No entanto, os Estados-C mais profundos têm mais saída e atrasos de entrada. A resolução dos estados-C ocorre no segmento, núcleo do processador IA e nível do pacote de processador. Os estados C de nível de thread estão disponíveis se a tecnologia de hiper-threading Intel® estiver ativada.
Aviso: Confiabilidade a longo prazo não pode ser assegurada a menos que todos os Estados Ociosos de Baixa Potência estejam habilitados.
Ficha de dados, Volume 1 de 2 45 Gerenciamento de alimentação
Figura 3-2. Repartição ociosa do gerenciamento de energia do processador IA Cores
Thread 0 Thread 1 Thread 0 Thread 1
Core 0 State Core N State
Processor Package State
Embora os segmentos individuais possam solicitar estados-C de baixa potência, as ações de economia de energia só ocorrem quando o núcleo c-estado do processador IA for resolvido. processador IA núcleo C-estados são automaticamente resolvidos pelo processador. Para tópicos e estados C principais da IA, é necessária uma transição de e para o estado c0 antes de entrar em qualquer outro Estado C.
3.2.3 Solicitando estados ociosos de baixa potência
As principais interfaces de software para solicitar estados ociosos de baixa potência são através da instrução MWAIT com dicas subestaduais e a instrução HLT (para C1 e C1E). No entanto, o software pode fazer solicitações de Estado C usando o método legado de leituras de I/O dos registros de controle do relógio do processador definidos pelo ACPI, referidos como P_LVLx. Este método de solicitação de C-estados fornece suporte legado para sistemas operacionais que iniciam transições de Estado C usando leituras de I/O.
Para sistemas operacionais legados, P_LVLx leituras de I/O são convertidas dentro do processador para a solicitação equivalente de C-estado MWAIT. Portanto, P_LVLx leituras não resultam diretamente em leituras de I/O para o sistema. O recurso, conhecido como redirecionamento I/O MWAIT, deve ser ativado no BIOS. Para habilitá- lo, consulte a especificação bios familiar do processador apropriada.
O BIOS pode escrever para o campo de alcance c-estado do PMG_IO_CAPTURE MSR para restringir a gama de endereços I / O que estão presos e emular MWAIT como funcionalidade. Qualquer P_LVLx lê fora desta faixa não causar um redirecionamento I/O para MWAIT (Cx) como pedido. Eles caem como uma instrução normal de I/O.
Quando P_LVLx as instruções de I/O são usadas, os subestados do MWAIT não podem ser definidos. O sub-estado MWAIT é sempre zero se i / O redirecionamento MWAIT é usado. Por padrão, P_LVLx redirecionamentos I / O permitir que o MWAIT 'quebrar no EFLAGS. O recurso do IF que desencadeia um despertar em uma interrupção, mesmo que as interrupções sejam mascaradas pelo EFLAGS. Se.
46 Ficha de dados, Volume 1 de 2 Gerenciamento de alimentação
3.2.4 Regras do Processador IA Core C-State
A seguir estão as regras gerais para todos os estados-C do núcleo do ia do processador, a menos que especificados de outra forma: • Um processador IA núcleo C-State é determinado pelo estado de linha numérica mais baixa (como Thread 0 solicita C1E enquanto Thread 1 solicita estado C6, resultando em um processador IA núcleo C1E estado). Consulte a tabela g, s e c interface estado combinações. • Um processador IA núcleo transições para c0 estado quando: — Ocorre uma interrupção — Há um acesso ao endereço monitorado se o estado foi inserido usando uma instrução MWAIT / Timed MWAIT — O prazo correspondente à instrução MWAIT cronometrada expira • Uma interrupção direcionada para um único fio acorda apenas esse fio. • Se qualquer segmento em um núcleo ia processador está ativo (no estado C0), c- estado do núcleo vai resolver a C0. • Qualquer interrupção que entra no pacote do processador pode acordar qualquer núcleo ia processador. • Um reset do sistema reina todos os núcleos de IA do processador.
Tabela 3-4. Núcleo C-estados
Instrução de Núcleo solicitação c- Descrição C-Estado estado
\C0 N/D O estado operacional normal de um núcleo ia processador onde o código está sendo executado
C1 MWAIT (C1) AutoHalt - execução do núcleo parado, gating autônomo do pulso de disparo (pacote no estado C0)
C1E MWAIT (C1E) Núcleo C1 + ponto operacional de menor frequência e tensão (pacote no estado C0)
Processador IA, lavar seu cache de instrução L1, cache de dados L1 e cache MWAIT (C6/7/7s/ L2 para os núcleos de cache compartilhados da LLC, salvar seu estado C8/9/10) ou IO C6-C10 arquitetônico para um SRAM antes de reduzir a tensão dos núcleos ia, se read=P_LVL3/4/5/ possível, também pode ser reduzido a 0V. Os relógios principais estão 6/7/8 desligados.
Núcleo C-Estado Auto-Rebaixamento
Em geral, os Estados C mais profundos, como C6 ou C7, têm longos atrasos e têm custos mais elevados de entrada/saída de energia. As penalidades de desempenho e energia resultantes tornam-se significativas quando a frequência de entrada/saída de um Estado C mais profundo é alta. Portanto, o uso incorreto ou ineficiente de C-estados mais profundos tem um impacto negativo na vida útil da bateria e energia ociosa. Para aumentar a residência e melhorar a vida útil da bateria e energia ociosa em c-estados mais profundos, o processador suporta C-estado auto-rebaixamento.
C-Estado auto-rebaixamento: • C7/C6 a C1/C1E
A decisão de rebaixar um núcleo ia processador de C6/C7 para C1/C1E é baseada no histórico de residência imediata de cada processador IA core. Em cada processador IA núcleo C6/C7 pedido, o processador IA núcleo C-estado é rebaixado para C1 até que
Ficha de dados, Volume 1 de 2 47 Gerenciamento de alimentação
uma quantidade suficiente de residência foi estabelecida. Nesse ponto, um núcleo ia processador está autorizado a entrar em C6 ou C7. Se a taxa de interrupção experimentada em um núcleo de IA do processador é alta e o núcleo do ia do processador raramente estiver em um estado C profundo entre tais interrupções, o núcleo do ia do processador pode ser rebaixado para um estado C1.
Esse recurso é desativado por padrão. Bios deve capacitá-lo no registro PMG_CST_CONFIG_CONTROL. A política de rebaixamento automático também é configurada por este registro.
3.2.5 Pacote C-Estados
O processador suporta estados do pacote C0, C2, C3, C6, C7, C8, C9 e C10. O seguinte é um resumo das regras gerais para a entrada do pacote C-estado. Estes aplicam-se a todos os estados C do pacote, a menos que especificado de outra maneira: • Uma solicitação de c-estado do pacote é determinada pelo menor processador numérico IA core C-state entre todos os núcleos de IA do processador. • Um pacote C-estado é automaticamente resolvido pelo processador, dependendo do processador IA núcleo estados de energia ociosa e o status dos componentes da plataforma. — Cada núcleo ia processador pode estar em um estado de energia ociosa mais baixa do que o pacote, se a plataforma não concede a permissão do processador para digitar um pacote solicitado C-estado. — A plataforma pode permitir que economias adicionais de energia sejam realizadas no processador. — Para o pacote C-estados, o processador não é obrigado a entrar C0 antes de entrar em qualquer outro C-estado. — A entrada em um pacote C-estado pode estar sujeita ao rebaixamento automático - ou seja, o processador pode manter o pacote em um pacote mais profundo C-estado, em seguida, solicitado pelo sistema operacional, se o processador determina, usando heurística, que o mais profundo C-estado resulta em melhor poder / desempenho.
O processador sai de um pacote C-estado quando um evento de pausa é detectado. Dependendo do tipo de evento de quebra, o processador faz o seguinte: • Se um evento de quebra de núcleo do IA do processador for recebido, o núcleo ia do processador de destino é ativado e a mensagem do evento de interrupção é encaminhada para o núcleo IA do processador de destino. — Se o evento de interrupção não for mascarado, o núcleo ia do processador-alvo entra no estado c0 do núcleo do processador IA e o processador entra no pacote C0. — Se o evento de interrupção for mascarado, o processador tenta reentrar em seu estado de pacote anterior. • Se o evento de interrupção foi devido a um acesso à memória ou pedido de espionagem, — Mas a plataforma não solicitou manter o processador em um pacote c-estado mais alto, o pacote retorna ao seu c-estado anterior. — E a plataforma solicita um c-estado de maior potência, o acesso à memória ou pedido de espionagem é atendido e o pacote permanece no c-estado de maior potência.
48 Ficha de dados, Volume 1 de 2 Gerenciamento de alimentação
Figura 3-3. Pacote C-State Entrada e Saída
Package C0
Package C2
Package C3 Package C6 Package C7 Package C8 Package C9 Package C10
Tabela 3-5. Pacote C-Estados (Folha 1 de 2)
Estado do Descrição Dependências pacote C
\C0 Estado ativo do processador -
Não pode ser solicitado explicitamente pelo Software. O caminho da memória pode estar aberto. O processador entrará no Pacote C2 quando: • Transição do pacote C0 para o estado profundo do Pacote C ou do estado profundo do Pacote C para o Pacote C0. • Todos os núcleos de IA solicitados C6 ou mais profundo + Processador Núcleos gráficos em RC6, mas há restrições (LTR, Todos os núcleos de IA do processador em C6 ou eventos programados temporizador em mais profundo. C2 um futuro próximo e assim por diante) Processador núcleos gráficos em RC6. impedir a entrada em qualquer estado mais profundo do que o estado C2. • Todos os núcleos da IA solicitaram C6 ou núcleos gráficos mais profundos + Processador em RC6, mas uma solicitação de acesso de memória do dispositivo é recebida. Após a conclusão de todas as solicitações de memória pendentes, o processador faz a transição de volta para um pacote c-state mais profundo.
O processador entrará no Pacote C3 quando: Todos os núcleos de IA do processador em C6 ou • Todos os núcleos de IA em C6 ou mais mais profundo. profundo + Processador Núcleos gráficos Processador Gráficos em RC6. C3 em RC6. memória em auto-atualização, relógio de • Os componentes/dispositivos da memória parou. plataforma permitem o LTR adequado LLC pode ser liberado e desligado para entrar no Pacote C3.
O processador entrará no Pacote C6 quando: • Todos os núcleos de IA em C6 ou mais Pacote C3. profundo + Processador Núcleos gráficos BCLK está fora. C6 em RC6. IMVP VRs redução de tensão / estado PSx é • Os componentes/dispositivos da possível. plataforma permitem ltr adequado para entrar no Pacote C6.
Ficha de dados, Volume 1 de 2 49 Gerenciamento de alimentação
Tabela 3-5. Pacote C-Estados (Folha 2 de 2)
Estado do Descrição Dependências pacote C
O processador entrará no Pacote C7 quando: Pacote C6. • Todos os núcleos de IA em C7 ou mais Se todos os núcleos da IA solicitassem C7. profundo + processador Núcleos gráficos As maneiras llc podem ser liberadas até que seja C7 em RC6. limpa. • Os componentes/dispositivos da Se toda a LLC for liberada, a tensão será plataforma permitem ltr adequado para removida da LLC. entrar no Pacote C7.
O processador entrará no Pacote C7 quando: • Todos os núcleos de IA em C7S ou mais Pacote C6 profundo + processador núcleos gráficos Se todos os núcleos da IA solicitados C7S, LLC é C7S em RC6. liberado em uma única etapa, a tensão será • Os componentes/dispositivos da removido da LLC. plataforma permitem ltr adequado para entrar no Pacote C7S.
O processador entrará no Pacote C8 quando: • Todos os núcleos de IA em C8 ou mais profundo + processador Núcleos gráficos C8 em RC6. Pacote C7 + LLC deve ser liberado de uma só vez. • Os componentes/dispositivos da plataforma permitem ltr adequado para entrar no Pacote C8.
O processador entrará no Pacote C9 quando: • Todos os núcleos de IA em C9 ou mais Pacote C8. profundo + processador Núcleos gráficos Todos os núcleos da IA em C9 ou mais profundos. C9 em RC6. Display em PSR ou desligado¹. • Os componentes/dispositivos da VCCIO permanece. plataforma permitem ltr adequado para entrar no Pacote C9.
O processador entrará no Pacote C10 quando: Pacote C9. • Todos os núcleos de IA em núcleos Todos os VRs na PS4 ou LPM. C10 gráficos C10 + Processador em RC6. O relógio de cristal está desligado. • Os componentes/dispositivos da TCSS pode entrar no estado de menor potência (TC frio) ² plataforma permitem ltr adequado para entrar no Pacote C10.
Notas: 1. Display In PSR está apenas na configuração de painel embutido único e recurso pSR de suporte do painel. 2. No Pacote C10, o TCSS pode entrar no TC-frio quando nenhum dispositivo ligado a nenhuma das portas TCSS.
Pacote C-Estado Auto-Rebaixamento
O processador pode rebaixar o estado do pacote C para um estado C mais raso, por exemplo, em vez de entrar no pacote C10, ele irá rebaixar para o pacote C8 (e assim por diante, conforme necessário). A decisão do processador de rebaixar o estado do pacote C é baseada nas lavíncias exigidas dos estados de C, na energia/poder da entrada/saída e nos dispositivos LTR.
Espera moderna
A Espera Moderna é um estado de plataforma. No tempo de exibição, o sistema operacional solicita que o processador insira dispositivos de plataforma C10 e de pacote na RTD3 (ou desativado) para atingir baixa potência em marcha lenta. A Modern Standby requer a configuração bios e oss adequada.
50 Ficha de dados, Volume 1 de 2 Gerenciamento de alimentação
Dynamic LLC Dimensionamento
Quando todos os núcleos da IA do processador solicitam C7 ou C-state mais profundo, heurística interna libera dinamicamente a LLC. Uma vez que os núcleos do processador IA entram em um estado C profundo, dependendo de sua solicitação de sub-estado MWAIT, a LLC é gradualmente liberada em formas de N de cada vez ou liberada de uma só vez. Após o processador IA núcleos saindo para c0 estado, a LLC é gradualmente expandido com base na heurística interna.
3.2.6 Pacotes C-Estados e Resoluções de Exibição
O motor gráfico integrado tem o buffer de quadros localizado na memória do sistema. Quando a tela é atualizada, o motor gráfico busca dados de exibição da memória do sistema. Diferentes resoluções de tela e taxas de atualização têm diferentes requisitos de latência de memória. Esses requisitos podem limitar o pacote c-estado mais profundo que o processador pode inserir. Outros elementos que podem afetar o pacote c-estado mais profundo disponível são os seguintes: • A exposição está ligada ou fora • Exposições únicas ou múltiplas • Resolução nativa ou não nativa • Tecnologia de atualização de auto-revigordo painel (PSR)
Nota: A resolução de exibição não é o único fator que influencia o pacote c-estado mais profundo em que o processador pode entrar. As latentes do dispositivo, as latencias de resposta interrompem e os principais estados-C estão entre outros fatores que influenciam o pacote final c-estado que o processador pode inserir.
As listas de tabelas a seguir exibem resoluções e as resoluções de exibição c-state.The do pacote mais profundo disponível são exemplos usando valores comuns para apagar e a taxa de pixels. Os resultados reais variam. A tabela mostra a carga de trabalho mais profunda possível do Pacote C-state.System, sistema ocioso e o poder de AC ou DC também afetam o mais profundo possível Pacote C-estado.
Tabela 3-6. Pacote mais profundo C-State Disponível (Folha 1 de 2)
Linha de processador Y/U1,2
Número de Resolução PSR habilitado PSR desativado monitores
800x600 60Hz Único PC10 PC8
1024x768 60Hz Único PC10 PC8
1280x1024 60Hz Único PC10 PC8
1920x1080 60Hz Único PC10 PC8
1920x1200 60Hz Único PC10 PC8
1920x1440 60Hz Único PC10 PC8
2048x1536 60Hz Único PC10 PC8
2560x1600 60Hz Único PC10 PC8
2560x1920 60Hz Único PC10 PC8
2880x1620 60Hz Único PC10 PC8
2880x1800 60Hz Único PC10 PC8
3200x1800 60Hz³ Único PC10 PC8
Ficha de dados, Volume 1 de 2 51 Gerenciamento de alimentação
Tabela 3-6. Pacote mais profundo C-State Disponível (Folha 2 de 2)
Linha de processador Y/U1,2
3200x2000 60Hz³ Único PC10 PC8
3840x2160 60Hz³ Único PC10 PC8
4096x2160 60Hz³ Único PC10 PC8
5120x3200 60Hz³ Único PC10 PC8
Notas: 1. Todos os estados profundos estão com display ON. 2. O estado C mais profundo tem variação, dependente de vários parâmetros, tais dispositivos SW e Plataforma.
3.3 Gerenciamento de poder gráfico do processador
3.3.1 Tecnologias de economia de energia de memória
3.3.1.1 Intel® Rapid Memory Power Management (Intel® RMPM)
Intel® Rapid Memory Power Management (Intel® RMPM) coloca condicionalmente a memória em auto-atualização quando o processador está no pacote C3 ou estado de energia mais profundo para permitir que o sistema permaneça nos estados de energia mais profundos por mais tempo para a memória não reservada para a memória gráfica. A funcionalidade RMPM Intel® depende de gráficos/estado de exibição (relevante apenas quando os gráficos do processador estão sendo usados), bem como padrões de tráfego de memória gerados por outros dispositivos I/O conectados.
3.3.2 Tecnologias de economia de energia de exibição
3.3.2.1 Intel® Seamless Display Atualização Taxa de Tecnologia de Comutação (Intel® Tecnologia SDRRS) com eDP * Porta
AIntel®, a DRRS fornece um mecanismo em que o monitor é colocado em uma taxa de atualização mais lenta (a taxa na qual a tela é atualizada). O sistema é inteligente o suficiente para saber que o usuário não está exibindo 3D ou mídia como um filme onde as taxas de atualização específicas são necessárias. A tecnologia é muito útil em um ambiente como um avião onde o usuário está no modo de bateria fazendo E-mail, ou outros aplicativos de escritório padrão. Também é útil quando o usuário pode estar visualizando páginas da web ou sites de mídia social durante o modo de bateria.
3.3.2.2 Intel® brilho automático da exposição
O recurso de brilho automático Intel® ajusta dinamicamente o brilho da luz traseira com base no ambiente de luz ambiente atual. Esse recurso requer um sensor adicional para estar na frente do painel. O sensor recebe as condições de luz ambiente em mudança e envia as interrupções para o motorista da Intel Graphics. De acordo com a mudança no Lux, (luminância de luz ambiente atual), a nova configuração de luz traseira pode ser ajustada através do BLC (Controle de Luz De Volta). O inverso aplica- se para um ambiente brilhantemente iluminado. O brilho automático display da Intel aumenta a configuração de luz traseira.
52 Ficha de dados, Volume 1 de 2 Gerenciamento de alimentação
3.3.2.3 Brilho suave
O recurso smooth brightness é a capacidade de fazer alterações finas granuladas para o brilho da tela. Todo o sistema Windows* 8 que suporta o controle de brilho é necessário para suportar o controle de brilho suave e deve estar suportando 101 níveis de controle de brilho. Além das alterações do driver Gráfico, pode haver poucas alterações do Sistema BIOS necessárias para tornar esse recurso funcional.
3.3.2.4 Intel® Display Power Saving Technology (Intel® DPST) 6.3
A técnica Intel® DPST consegue economias de energia de luz traseira, mantendo uma boa experiência visual. Isso é realizado adaptativamente melhorando a imagem exibida, diminuindo o brilho da luz traseira simultaneamente. O objetivo desta técnica é fornecer a qualidade de imagem equivalente do usuário final percebido em um nível de poder de volta-luz diminuída. 1. A imagem original (de entrada) produzida pelo sistema operacional ou aplicativo é analisada pelo subsistema Intel® DPST. Uma interrupção para o software DPST Intel® é gerada sempre que uma mudança significativa nos atributos de imagem é detectada. (Uma mudança significativa é quando o algoritmo de software DPST Intel® determina que o brilho, o contraste ou a mudança de cor suficientes ocorreram nas imagens de exibição de que o aprimoramento da imagem e o controle de luz traseira precisam ser alterados.) 2. O subsistema DPST Intel® aplica um aprimoramento específico da imagem para aumentar o contraste de imagem, o brilho e outros atributos. 3. Uma diminuição correspondente ao brilho da luz traseira é aplicada simultaneamente para produzir uma imagem com qualidade percebida pelo usuário semelhante (como brilho) como a imagem original.
O DPST 6.3 Intel® melhorou a economia de energia sem afetar negativamente o desempenho.
3.3.2.5 Painel Auto-Refrescando 2 (PSR 2)
O recurso de auto-atualização do painel permite que o núcleo de gráficos do processador entre em estado de baixa potência quando o conteúdo de buffer de quadros não está mudando constantemente. Esse recurso está disponível em painéis capazes de suportar a auto-atualização do Painel. Além de ser capaz de suportar, o painel eDP * deve ser compatível com o eDP 1.4. PSR 2 adiciona atualizações de quadros parciais e requer um painel compatível com eDP* 1.4.
3.3.2.6 Tubo único de baixa potência (LPSP)
Tubo único de baixa potência é um recurso de conservação de energia que ajuda a economizar energia, mantendo os tubos inativos desligados. Esse recurso é ativado apenas em uma única configuração de exibição sem funcionalidades de escala. Esse recurso é suportado a partir da 4ª Geração da Intel® Core™ família de processadores em diante. O LPSP é alcançado mantendo um único tubo habilitado durante o eDP* apenas com suporte mínimo de pipeline de exibição. Este recurso é independente do painel e funciona com qualquer painel eDP* (porta A) em modo de exibição única.
Ficha de dados, Volume 1 de 2 53 Gerenciamento de alimentação
3.3.2.7 Intel® Smart 2D Display Technology (Intel® S2DDT)
Intel® S2DDT reduz o tráfego de memória de atualização de exibição, reduzindo as leituras de memória necessárias para a atualização de exibição. O consumo de energia é reduzido em menos acessos ao IMC. O S2DDT Intel® só é ativado no modo de tubo único.
Intel® S2DDT é mais eficaz com: • Exibir imagens bem adequadas à compressão, como janelas de texto, apresentações de slides e assim por diante. Maus exemplos são jogos 3D. • Telas estáticas, como telas com porções significativas do fundo mostrando aplicativos 2D, benchmarks de processador e assim por diante, ou condições quando o processador está ocioso. Os exemplos pobres são jogos 3D em tela cheia e benchmarks que invertem a imagem de exibição em ou perto de taxas de atualização de exibição.
3.3.3 Processador Gráfico Core Power Savings Technologies
3.3.3.1 Intel® Frequência Dinâmica Gráfica
Intel® Turbo Boost Technology 2.0 é a capacidade dos núcleos e gráficos do processador IA (Frequência Dinâmica Gráfica) para aumentar oportunistamente a frequência e/ou tensão acima do processador garantido e da frequência gráfica para a determinada parte. Intel® Graphics Dynamic Frequency é um recurso de desempenho que faz uso de energia de pacote não utilizado e térmicas para aumentar o desempenho do aplicativo. O aumento da frequência é determinado pela quantidade de energia e orçamento térmico disponíveis no pacote e pela demanda de aplicativos para desempenho adicional de processador ou gráficos. O controle do núcleo do ia do processador é mantido por um controlador incorporado. O motorista gráfico se ajusta dinamicamente entre os Estados-P para manter o desempenho ideal, potência e térmicas. O piloto gráfico sempre colocará o motor gráfico em seu p-state mais baixo possível. A frequência dinâmica gráfica Intel® requer suporte BIOS. Energia adicional e orçamento térmico devem estar disponíveis.
3.3.3.2 Gráficos Intel® tornam a tecnologia de espera (Intel® GRST)
A tecnologia de espera de renderização gráfica da Intel® Graphics é uma técnica projetada para otimizar a potência média da parte gráfica. O motor Graphics Render será colocado em estado de sono, ou Render Standby (RS), durante momentos de inatividade ou modos básicos de vídeo. Enquanto no estado de espera render, a parte gráfica colocará a RV (Reguladorde Tensão) em um estado de baixa tensão. O hardware salvará o contexto de renderização ao buffer de contexto alocado ao entrar no estado de RS e restaurará o contexto de renderização ao sair do estado de RS.
3.3.3.3 FPS dinâmico (DFPS)
FPS dinâmico (DFPS) ou controle dinâmico da frame-taxa são uma característica do tempo de execução para melhorar a potência-eficiência para cargas de trabalho 3D. Seu objetivo é limitar a taxa de quadros de aplicativos 3D em tela cheia sem comprometer a experiência do usuário. Ao limitar a taxa de quadros, a carga no motor
54 Ficha de dados, Volume 1 de 2 Gerenciamento de alimentação
gráfico é reduzida, dando a oportunidade de executar os gráficos do processador em velocidades mais baixas, resultando em economia de energia. Este recurso funciona em ambos os modos AC/DC.
3.4 Agente de sistema aprimorado Intel SpeedStep® Tecnologia
Agente do sistema Aprimorado Intel SpeedStep® Tecnologia é uma escala de frequência de tensão dinâmica do relógio agente do sistema com base na utilização da memória. Ao contrário do núcleo do processador e do pacote Aprimorado Intel SpeedStep® Tecnologia, o agente do sistema aprimorado Intel SpeedStep® tecnologia tem três pontos operacionais válidos. Ao executar a carga de trabalho leve e a tecnologia Intel SpeedStep ® SA enhanced, a tecnologia é ativada, a taxa de dados DDR pode mudar da seguinte forma:
Antes de alterar a taxa de dados ddr, o processador define DDR para auto-atualizar e altera os parâmetros necessários. A tensão ddr permanece estável e inalterada.
O treinamento BIOS/MRC DDR em frequências máximas, médias e min define parâmetros de I/O e tempo.
Consulte. Table 5-5, “SA Velocidade Reforçada Passos (SA-GV) e Gear Mode Frequencies”
3.5 Otimização de tensão
A Otimização de Tensão fornece oportunistamente redução no consumo de energia, ou seja, um impulso no desempenho em um determinado PL1. Com o tempo, o benefício é reduzido. Não há nenhuma alteração na frequência básica ou na frequência turbo. Durante a validação e ajuste do sistema, esse recurso deve ser desativado para refletir o poder do processador e o desempenho que é esperado ao longo do tempo.
3.6 ROP (Resto da Plataforma) PMIC
Além dos reguladores de tensão discreta, a Intel suporta modelos específicos de PMIC (Power Management Integrated Circuit) para alimentar os trilhos rop. Os PMICs são normalmente classificados como PMICs ROP "Premium" ou "Volume" com base no tipo de mapa de energia que suportam.
Nota: A Intel suporta o ROP PMIC como parte das linhas de processador Y/U.
§ §
Ficha de dados, Volume 1 de 2 55 Gestão térmica
4 Gestão térmica
4.1 Especificações térmicas e de energia da linha de processador Y/U
As seguintes Table 4-1, “Especificações TDP (Linha de Processador U/Y)” notas Table 4-2, “Especificações do pacote Turbo”aplicam-se, Table 4-3, “Especificações de temperatura de junção”.
Nota Definição
Os valores tdp e tdp configuráveis são a dissipação média de potência no limite de condição operacional de temperatura de junção, para o segmento e configuração sku, para os quais o 1 processador é validado durante a fabricação ao executar um associado Carga de trabalho de alta complexidade especificada pela Intel na frequência principal do processador IA correspondente à configuração e Ao SKU.
A carga de trabalho tdp pode consistir em uma combinação de processador IA núcleo intensivo e 2 gráficos núcleo aplicações intensivas.
3 Pode ser modificado em tempo de execução por MSR escreve, com MMIO e com comandos PECI.
'Turbo Time Parameter' é um parâmetro matemático (unidades de segundos) que controla o algoritmo turbo do processador usando uma média móvel de uso de energia. Não defina o Parametro 4 Turbo Time a um valor inferior a 0,1 segundos. referir-se a Section 4.2.1.2, “Controle de energia da plataforma” mais informações.
O limite mostrado é um poder médio de tempo, baseado no Parametro turbo do tempo. A potência 5 absoluta do produto pode exceder os limites definidos por curtos períodos ou vírus ou cargas de trabalho descaracterizadas.
O processador será controlado para o limite Section 2.4.6.1, “Intel® Turbo Boost Tecnologia 2.0 Power Monitoring” de energia especificado, conforme descrito. Se o valor de potência e/ou 'Parametro 6 de Tempo Turbo' for alterado durante o período de execução, pode levar um curto período de tempo (aproximadamente 3 a 5 vezes o 'Paramômetro de Tempo Turbo') para o algoritmo se estabelecer nos novos limites de controle.
7 Esta é uma configuração padrão de hardware e não uma característica comportamental da peça.
8 Para cargas de trabalho turbo controláveis, o limite de PL2 pode ser ultrapassado por até 10 ms.
O nível de potência lpm é um poder oportunista e não é um valor garantido, pois os usos e 9 implementações podem variar.
Os limites de potência podem variar dependendo se o produto suporta os modos "TDP-up" e/ou 'TDP- 10 down'. Limites de energia padrão podem ser encontrados no PKG_PWR_SKU MSR (614h).
O dado do processador não alcança o poder sustentado máximo simultaneamente desde que a soma 11 do orçamento estimado do poder do dado 2 é controlada para ser igual a ou menos do que o limite do tdp do pacote (PL1).
cTDP para baixo de energia é baseado na configuração gráfica equivalente GT2. cTDP para baixo não 12 diminui o número de EUs gráficos ativos do processador, mas depende de Gerenciamento de Orçamento de Energia (PL1) para alcançar o nível de potência especificado.
13 Pode variar com base no SKU.
A fórmula de PL2=PL1*1.25 é o padrão de hardware, mas pode não representar o valor ideal para o desempenho do processador. 14 Ao incluir os benefícios disponíveis a partir de recursos de gerenciamento de energia e térmica, o valor recomendado para PL2 pode ser maior.
15 A carga de trabalho do TDP não reflete vários casos de conectividade de I/S, como o Thunderbolt.
Padrão de hardware de PL1 Tau=1s, Ao incluir os benefícios disponíveis a partir de recursos de 16 gerenciamento de energia e térmica o recomendado é usar PL1 Tau=28s.
56 Ficha de dados, Volume 1 de 2 Gestão térmica
Tabela 4-1. Especificações TDP (Linha de Processador U/Y)
Processador IA Poder de Frequência do Frequência Segmento e Cores, Configuration Design núcleo do ia do do núcleo Notas pacote Configuração (Configuração) Térmico processador gráfico gráfica e TDP (TDP) [w]
TDP configurável- 1,2 GHz para 1,5 Up GHz 25 1,05 GHz para Base 1 GHz a 1,3 GHz1,1 GHz 15 4- Núcleo 15W TDP configurável- 0,7 GHz para 1,0 13/12^ Down GHz
Linha de Lfm 400 MHz 300 MHz TBD processador 1,9,10,15 U TDP configurável- Up N/D N/D
Base 1,2 GHz0,9 GHz 0,9 15 2- Núcleo 15W GHz 13/12^ TDP configurável- 0,9 GHz 0,9 GHz Down
Lfm 400 MHz 300 MHz TBD
1,05 GHz para TDP configurável- 1,1 GHz Up TBD GHz 12 Linha de 4- Núcleo Base 1 GHz a 1,3 GHz 9 1,9,10,11,15 processador 9W 9W Y TDP configurável- Down TBD MHz TBD
Lfm 400 MHz 300 MHz TBD
Nota: O sinal ~ significa aproximação. Nota: ^SKU dependente
Tabela 4-2. Especificações do pacote Turbo
Processador Segmento e IA Cores, Hardware Unid Parâmetro Mínimo: Máximo Notas pacote Configuração padrão ades gráfica e TDP
Limite de potência 1 tempo 0,01 1 448 S (PL1 Tau) Linha de 4/2- Núcleo 3,4,5, processador U GT2 6,7,8, 15 W Limite de potência 1 (PL1) N/D 15 N/D W 14,16 Limite de potência 2 (PL2) N/D PL2=PL1*1,25 N/D W
Limite de potência 1 tempo 0,01 1 448 S (PL1 Tau) 3,4,5, Linha de 4- Núcleo GT2 6,7,8, processador Y 9W 9W Limite de potência 1 (PL1) N/D 9 N/D W 14,16 Limite de potência 2 (PL2) N/D PL2=PL1*1,25 N/D W
Ficha de dados, Volume 1 de 2 57 Gestão térmica
Tabela 4-3. Especificações de temperatura de junção
Intervalo de Faixa de temperatura Pacote Turbo temperatura de especificação TDP Segmento Símbolo Unidades Notas parâmetro Mínimo: Máximo Mínimo: Máximo
Linha BGA do T J TJ Limite de U-Processador temperatura da 0 100 35 100 1, 2 junção
Linha DE T J TJ Limite de Processador Y temperatura da 0 100 0 90 ºC ºC 1, 2, 3 BGA junção
Notas: 1. A solução térmica precisa garantir que a temperatura do processador não exceda a temperatura de especificação do TDP. 2. A temperatura da junção do processador é monitorada por sensores de temperatura digitais (DTS). Para precisão DTS, Section 4.2.3.2.1, “Precisão do sensor térmico digital (precisão)” consulte . 3. Para que a Linha de Processador Y seja a conformidade de especificação com a temperatura de especificação 90ºC TDP, o TCC Offset = 10 e o valor Tau devem ser programados para o MSR 1A2h. O valor recomendado TCC_Offset média tau é de 5s.
4.2 Gerenciamento térmico do processador
A solução térmica fornece gerenciamento térmico de nível de componente e sistema. Para permitir uma operação ideal e confiabilidade de longo prazo de sistemas baseados em processador estoireiro da Intel, a solução térmica do sistema/processador deve ser projetada para que o processador:
• Permanece abaixo da especificação máxima da temperatura da junção (TjMAX)na potência máxima do projeto térmico (TDP). • Está em conformidade com as restrições do sistema, como acústica do sistema, temperaturas da pele do sistema e requisitos de temperatura de escape.
Aviso: As especificações térmicas dadas neste capítulo estão no nível do componente e do pacote e aplicam-se especificamente ao processador. Operar o processador fora dos limites especificados pode resultar em danos permanentes ao processador e potencialmente outros componentes no sistema.
4.2.1 Considerações sobre condições térmicas
O processador TDP é a potência máxima sustentada que deve ser usada para o projeto da solução térmica do processador. O TDP é um limite de dissipação de energia e condição operacional de temperatura de junção, especificado neste documento, que é validado durante a fabricação para a configuração de base ao executar uma carga de trabalho comercialmente disponível de quase pior caso, conforme especificado pela Intel para o segmento SKU. TDP pode ser ultrapassado por curtos períodos de tempo ou se executar uma carga de trabalho de energia muito alta.
O processador integra vários núcleos de processamento ia, núcleos gráficos e para alguns SKUs um PCH em um único pacote. Isso pode resultar em diferenças de distribuição de energia em todo o pacote e deve ser considerado ao projetar a solução térmica.
A Intel® Turbo Boost Technology 2.0 permite que os núcleos de IA do processador funcionem mais rápido do que a frequência básica. Ele é invocado de forma oportunista e automática, desde que o processador esteja em conformidade com sua temperatura, entrega de energia e limites de controle atuais. Quando a Intel® Turbo Boost Technology 2.0 está ativada:
58 Ficha de dados, Volume 1 de 2 Gestão térmica
• Espera-se que os aplicativos sejam executados mais perto do TDP com mais frequência, pois o processador tentará maximizar o desempenho aproveitando o orçamento de energia disponível estimado no pacote de processador. • O processador pode exceder o TDP por curtos períodos para utilizar qualquer capacidade térmica disponível dentro da solução térmica. A duração e o tempo dessa operação podem ser limitados por registros configuráveis de tempo de execução da plataforma dentro do processador. • A operação de pico de frequência gráfica é baseada na suposição de que apenas um dos domínios gráficos (GT/GTx) está ativo. Esta definição é semelhante ao conceito Turbo núcleo IA, onde o pico de freqüência turbo pode ser alcançado quando apenas um núcleo ia está ativo. Dependendo da carga de trabalho que está sendo aplicada e da distribuição entre os domínios gráficos, o usuário pode não observar a frequência gráfica de pico para uma determinada carga de trabalho ou benchmark. • Soluções térmicas e resfriamento de plataforma que são projetados para menos de orientação de design térmico podem ter problemas térmicos e de desempenho.
Nota: A disponibilidade da Intel® Turbo Boost Technology 2.0 pode variar entre as diferentes SKUs.
4.2.1.1 Controle de energia do pacote
As configurações de controle de energia do pacote de PL1, PL2, PL3, PL4 e Tau permitem que o designer configure a Intel® Turbo Boost Technology 2.0 para corresponder às limitações de entrega de energia da plataforma e pacote de soluções térmicas. • Limite de potência 1 (PL1): Um limite para a potência média que não excederá - recomende definir a potência TDP igual. Pl1 não deve ser definido superior aos limites de resfriamento de soluções térmicas. • Limite de potência 2 (PL2): Um limite que, se ultrapassado, os algoritmos de limitação de energia rápida PL2 tentarão limitar o pico acima do PL2. • Limite de potência 3 (PL3): Um limite que, se ultrapassado, os algoritmos de limitação de energia rápida PL3 tentarão limitar o ciclo de direitos de picos acima do PL3 limitando reativamente a frequência. Esta é uma configuração opcional • Limite de potência 4 (PL4): Um limite que não será ultrapassado, os algoritmos de limitação de energia PL4 limitarão preventivamente a frequência para evitar picos acima do PL4. • Turbo Time Parameter (Tau): Uma constante média usada para cálculo de energia de média móvel ponderada exponencial (EWMA) e ponderada por PL1.
Notas: 1. A implementação da Intel® Turbo Boost Technology 2.0 requer apenas a configuração de PL1, PL1 Tau e PL2. 2. PL3 e PL4 são desativados por padrão.
Ficha de dados, Volume 1 de 2 59 Gestão térmica
Figura 4-1. Controle de energia do pacote
SOC/Platform Power Limiting Knobs Options Visual
PL41 Duty cycles of power peaks in this region can be configurable Power via PL3/PsysPL3 could peak PL31/PsysPL31 for up to 10ms
PL2/PsysPL21 a Power could Power in this region can be configured sustain here up to via PL1 Tau/PsysPL1 Tau ~100s seconds PL1/PsysPL11 a Power could sustain here forever Power (Average power)
Time Note1: Optional Feature, default is disabled
4.2.1.2 Controle de energia da plataforma
O processador apresenta psys (poder de plataforma) para melhorar o gerenciamento de energia do processador. O sinal Psys precisa ser proveniente de um circuito de carregador compatível e encaminhado para o IMVP9 (regulador de tensão). Este sinal fornecerá o consumo de energia da plataforma termicamente relevante total (processador e resto da plataforma) via SVID para o processador.
Quando o sinal Psys é devidamente implementado, o designer de sistema pode utilizar as configurações de controle de energia do pacote de PsysPL1/Tau, PsysPL2 e PsysPL3 para gerenciar adicional para corresponder às limitações de entrega de energia da plataforma e soluções térmicas de plataforma para Intel® Turbo Boost Technology 2.0. O funcionamento do PsysPL1/tau, PsysPL2 e PsysPL3 é análogo Section 4.2.1.1, “Controle de energia do pacote” aos limites de potência do processador descritos em. • Plataforma Power Limit 1 (PsysPL1): Um limite para a potência média da plataforma que não será ultrapassado - recomende definir a capacidade térmica de plataforma igual. • Plataforma Power Limit 2 (PsysPL2): Um limite que, se ultrapassado, os algoritmos de limitação de energia rápida PsysPL2 tentarão limitar os picos acima do PsysPL2. • Plataforma Power Limit 3 (PsysPL3): Um limite que, se ultrapassado, os algoritmos de limitação de energia rápida PsysPL3 tentarão limitar o ciclo de direitos de picos acima do PsysPL3 limitando reativamente a frequência. • PsysPL1 Tau: Uma média constante usada para psysPL1 exponencial ponderada média móvel (EWMA) cálculo de energia.
60 Ficha de dados, Volume 1 de 2 Gestão térmica
• O sinal Psys e os limites de energia associados / Tau são opcionais para o designer do sistema e desativados por padrão. • Os dados do Psys não incluirão o consumo de energia para cobrança.
4.2.1.3 Parametro turbo do tempo (Tau)
Turbo Time Parameter (Tau) é um parâmetro matemático (unidades de segundos) que controla o algoritmo Intel® Turbo Boost Technology 2.0. Durante um evento turbo de potência máxima, o processador pode sustentar PL2 por uma duração maior do que o Parametro Turbo Time. Se o valor de potência e/ou paraparâmetro de tempo Turbo foralterado durante o período de execução, pode levar algum tempo com base no novo nível turbo time para que o algoritmo se estabeleça nos novos limites de controle. O tempo varia dependendo da magnitude da mudança, limites de energia e outros fatores. Há um parâmetro turbo time individual associado ao controle de energia do pacote e ao controle de energia da plataforma.
4.2.2 TDP configurável (cTDP) e modo de baixa potência
TDP configurável (cTDP) e Modo de Baixa Potência (LPM) formam uma opção de design onde o comportamento do processador e o pacote TDP são ajustados dinamicamente a um envelope de desempenho e energia desejado do sistema. As tecnologias configuráveis de TDP e de modo de baixa potência oferecem oportunidades para diferenciar o design do sistema durante a execução de cargas de trabalho ativas em SKUs de processadores selecionados por meio de escalabilidade, configuração e adaptabilidade. Os cenários ou métodos pelos quais cada tecnologia é usada são personalizáveis, mas normalmente envolvem alterações ao PL1 e frequências associadas para o cenário com uma mudança resultante no desempenho, dependendo do uso do sistema. Qualquer tecnologia pode ser acionada por (mas não estão limitadas a) alterações nas políticas de energia do sistema operacional ou eventos de hardware, como atracar um sistema, apertar um interruptor ou apertar um botão. cTDP e LPM são projetados para serem configurados dinamicamente e não exigem uma reinicialização do sistema operacional.
Nota: As tecnologias configuráveis de TDP e de modo de baixa potência não são tecnologias de melhoria de vida útil da bateria.
4.2.2.1 TDP configurável
Nota: A disponibilidade configurável de TDP pode variar entre as diferentes SKUs.
Com o cTDP, o processador agora é capaz de alterar a potência máxima sustentada com uma frequência básica de núcleo ia de processador alternativo. O TDP configurável permite a operação em situações em que o resfriamento extra está disponível ou situações em que um modo de operação mais frio e silencioso é desejado.
cTDP consiste em três modos, como mostrado na tabela a seguir.
Ficha de dados, Volume 1 de 2 61 Gestão térmica
Tabela 4-4. Modos TDP configuráveis
Modo Descrição
Base O limite médio de dissipação de energia e Table 4-1, “Especificações TDP (Linha de Processador U/Y)”Table 4-3, “Especificações de temperatura de junção” condição de temperatura de junção, especificado dentro e para o segmento e configuração SKU, para o qual o processador é validado durante a fabricação ao executar uma carga de trabalho de alta complexidade especificada pela Intel associada na frequência principal do processador IA correspondente à configuração e SKU.
TDP-Up TDP-Up A frequência central do IA do processador específico do SKU, onde a fabricação confirma a funcionalidade lógica dentro dos limitesTable 4-1, “Especificações TDP (Linha de Processador U/Y)” de Table 4-3, “Especificações de temperatura de junção” condição operacional especificados para o segmento SKU e a configuração Configurável TDP-Up em T e . A frequência configurável de TDP-Up e o TDP correspondente são maiores do que o tdp base de base do núcleo do processador IA e o TDP base do segmento SKU.
TDP-Down TDP- A frequência principal do processador IA em que a fabricação confirma a funcionalidade Down lógica dentro dos limites de condição Table 4-1, “Especificações TDP (Linha de Processador U/Y)”Table 4-3, “Especificações de temperatura de junção” operacional especificados para o segmento SKU e a configuração Configurável TDP-Down e . A frequência configurável de TDP-Down e o TDP correspondente são inferiores ao tdp base do núcleo do processador IA e ao TDP base do segmento SKU.
Em cada modo, os limites de potência da Intel® Turbo Boost Technology 2.0 são reprogramados juntamente com uma nova faixa de frequência controlada pelo sistema operacional. O modo cTDP não altera a frequência turbo máxima por processador IA.
4.2.2.2 Modo de baixa potência
O Modo de Baixa Potência (LPM) pode fornecer uma operação de sistema mais fria e silenciosa. Ao combinar várias técnicas ativas de limitação de energia, o processador pode consumir menos energia durante a execução em baixas frequências equivalentes. O poder ativo é definido como o poder do processador consumido quando uma carga de trabalho estiver funcionando e não se refere ao poder consumido durante modalidades ociosas da operação.
O LPM pode ser configurado para usar cada um dos seguintes métodos para reduzir a energia ativa: • Restringir os limites de controle de energia do pacote e a disponibilidade Tecnologia Turbo da Intel® • Atividade principal do ia do processador off-Lining (mover o tráfego do processador para um subconjunto de núcleos) • Colocação de um processador IA Core em LFM ou LSF (Menor Frequência Suportada) • Utilizando a modulação do relógio IA • Reduzir o número de EUs ativos para gt2 equivalente (aplicável para GT3 SKUs Only) • O poder LPM listado na tabela de especificações tdp é definido no ponto em que o núcleo do processador IA funcionando no LSF, GT = RPn e 1 IA core active
A atividade principal do ia do processador off-lining é a capacidade de dimensionar dinamicamente uma carga de trabalho para um subconjunto limitado de núcleos em conjunto com um limite de potência turbo mais baixo. É um dos principais vetores disponíveis para reduzir a energia ativa. No entanto, nem toda a atividade do processador é assegurada para ser capaz de mudar para um subconjunto de núcleos. A mudança de carga de trabalho para um subconjunto limitado de núcleos permite que
62 Ficha de dados, Volume 1 de 2 Gestão térmica
outros núcleos de IA do processador permaneçam ociosos e economizem energia. Portanto, quando o LPM é ativado, menos energia é consumida em frequências equivalentes.
O Modo de Frequência Mínima (MFM) de operação, que é a Menor Frequência Suportada (LSF) na tensão LFM, foi disponibilizado para uso no âmbito da LPM para maior redução da potência ativa além da capacidade de LFM para permitir modos de operação mais frios e silenciosos.
4.2.3 Recursos de gerenciamento térmico
Ocasionalmente, o processador pode operar em condições que estão perto de sua temperatura máxima de operação. Isto pode ser devido ao superaquecimento interno ou superaquecimento dentro da plataforma. A fim de proteger o processador e a plataforma da falha térmica, existem vários recursos de gerenciamento térmico para reduzir o consumo de energia do pacote e, assim, a temperatura, a fim de permanecer dentro dos limites operacionais normais. Além disso, o processador suporta vários métodos para reduzir o poder de memória.
4.2.3.1 Monitor térmico adaptativo
O objetivo do Monitor Térmico Adaptativo é reduzir o consumo de energia do núcleo do processador IA e a temperatura até que ele opere abaixo de sua temperatura máxima de operação. A redução de energia do núcleo do processador IA é alcançada por: • Ajustando a frequência operacional (usando o multiplicador de relação de núcleo do processador IA) e tensão. • Modulando (iniciando e parando) os relógios centrais internos do processador IA (ciclo de dever).
O Monitor Térmico Adaptativo pode ser ativado quando a temperatura do pacote, monitorada por qualquer Sensor Térmico Digital (DTS), atende à sua temperatura máxima de funcionamento. A temperatura máxima de funcionamento implica a temperatura máxima da junção TjMAX.
Atingir a temperatura máxima de operação ativa o Circuito de Controle Térmico (TCC). Quando ativado, o TCC faz com que o núcleo do processador IA e os gráficos reduzam a frequência e a tensão adaptativamente. O Monitor Térmico Adaptativo permanecerá ativo enquanto a temperatura do pacote permanecer em seu limite especificado. Portanto, o Monitor Térmico Adaptativo continuará a reduzir a frequência e a tensão do pacote até que o TCC seja desativado.
TjMAX é calibrado de fábrica e não é configurável pelo usuário. O valor padrão é o software visível no TEMPERATURE_TARGET (0x1A2) MSR, bits [23:16].
O Monitor Térmico Adaptativo não requer nenhum hardware adicional, drivers de software ou interromper as rotinas de manuseio. Não se pretende como um mecanismo para manter o controle térmico do processador para PL1 = TDP. O projeto do sistema deve fornecer uma solução térmica que possa manter a operação normal quando PL1 = TDP dentro da escala pretendida do uso.
A proteção adaptativa do Monitor Térmico é sempre ativada.
Ficha de dados, Volume 1 de 2 63 Gestão térmica
4.2.3.1.1 Compensação de ativação do TCC
O deslocamento da ativação de TCC pode ser ajustado como um offset de TjMAX para abaixar o início de TCC e de monitor térmico adaptativo. Além disso, há uma janela de tempo opcional (Tau) para gerenciar o desempenho do processador no valor de compensação de ativação do TCC através de um EWMA (Exponencial Weighted Moving Average) de temperatura.
TCC Ativação Compensada com Tau=0
Um deslocamento (graus Celsius) pode ser escrito para o TEMPERATURE_TARGET (0x1A2) MSR, bits [29:24], o valor de compensação será subtraído do valor encontrado em bits [23:16]. Quando a janela de tempo (Tau) estiver definida como zero, não haverá média, o deslocamento, será subtraído do valor TjMAX e usado como um novo ponto de configuração de temperatura máxima para monitoramento térmico adaptativo. Isso terá o mesmo comportamento que em produtos anteriores para que a ativação do TCC e o Monitor Térmico Adaptativo ocorram a essa temperatura de silício alvo mais baixa.
Se ativado, o deslocamento deve ser ajustado mais baixo do que toda a outra proteção passiva tal como pontos _PSV do desengate de ACPI
Compensação de ativação do TCC com Tau
Para gerenciar o processador com o EWMA (Exponencial Weighted Moving Average) de temperatura, um deslocamento (graus Celsius) é escrito para o TEMPERATURE_TARGET (0x1A2) MSR, bits [29:24], e a janela de tempo (Tau) é escrita para o TEMPERATURE_TARGET (0x1A2) MSR [6:0) ]. O valor de compensação será subtraído do valor encontrado em bits [23:16] e será a temperatura.
O processador conseguirá essa temperatura média ajustando a frequência dos vários domínios. O tj instantâneo pode brevemente exceder a temperatura média. A magnitude e duração da ultrapassagem é gerenciada pelo valor da janela de tempo (Tau).
Este mecanismo de manejo térmico de temperatura média é, além, e não em vez de tjmax de gestão térmica. Ou seja, se a compensação de ativação do TCC é de 0 ou não, a ativação do TCC ocorrerá no TjMAX.
4.2.3.1.2 Frequência / Controle de Tensão
Após a ativação do Monitor Térmico Adaptativo, o processador tenta reduzir dinamicamente a temperatura do processador, reduzindo a frequência e o ponto de operação de tensão. Os pontos operacionais são calculados automaticamente pelo próprio núcleo ia do processador e não exigem que o BIOS os programe como com as gerações anteriores de processadores Intel. O núcleo do processador IA escalará os pontos operacionais de tal forma que: • A tensão será otimizada de acordo com a temperatura, a relação de ônibus do processador IA e o número de núcleos de ia do processador em estados C profundos. • A potência e a temperatura do núcleo do ia do processador são reduzidas ao minimizar a degradação do desempenho.
Uma vez que a temperatura caiu abaixo da temperatura do gatilho, a freqüência operacional e tensão fará a transição de volta para o ponto de operação normal do sistema.
64 Ficha de dados, Volume 1 de 2 Gestão térmica
Uma vez que uma relação de frequência/ônibus de destino seja resolvida, o núcleo do IA do processador fará a transição para o novo alvo automaticamente. • Em uma transição para cima do ponto de funcionamento a transição da tensão precede a transição da freqüência. • Em uma transição descendente, a transição de frequência precede a transição de tensão. • O processador continua a executar instruções. No entanto, o processador interromperá a execução de instruções para transições de frequência.
Se um processador baseado em carga Enhanced Intel SpeedStep® Tecnologia / P- estado transição (através de MSR escrever) é iniciado enquanto o Monitor Térmico Adaptativo está ativo, há dois resultados possíveis: • Se a frequência de destino do estado-P for maior do que a frequência de destino otimizada para o núcleo do ia do processador, a transição p-state será adiada até que o evento térmico seja concluído. • Se a frequência de destino do estado P for menor do que a frequência de destino otimizada pelo núcleo do IA do processador, o processador fará a transição para o ponto operacional do estado P.
4.2.3.1.3 Modulação do relógio
Se as alterações de frequência/tensão não conseguirem encerrar um evento de Monitor Térmico Adaptativo, o Monitor Térmico Adaptativo utilizará a modulação do relógio. A modulação do relógio é feita alternadamente desligando e desligando os relógios em um ciclo de dever (proporção entre o tempo "on" do relógio e o tempo total) específico para o processador. O ciclo de serviço é fábrica configurada para 25% e 75% de desconto e não pode ser modificada. O período do ciclo de serviço é configurado para 32 microssegundos quando o Monitor Térmico Adaptativo está ativo. Os tempos de ciclo são independentes da frequência do processador. Uma pequena quantidade de histerese foi incluída para evitar a modulação excessiva do relógio quando a temperatura do processador está perto de sua temperatura máxima de operação. Uma vez que a temperatura caiu abaixo da temperatura máxima de operação, e o temporizador de histerese expirou, o Monitor Térmico Adaptativo fica inativo e a modulação do relógio cessa. A modulação do relógio é automaticamente engajada como parte da ativação do Monitor Térmico Adaptativo quando as metas de frequência/ tensão estão em suas configurações mínimas. O desempenho do processador será diminuído quando a modulação do relógio estiver ativa. O processamento de bisbilhoteiros e interrompem o processamento é realizado da maneira normal, enquanto o Monitor Térmico Adaptativo está ativo.
A modulação do relógio não será ativada pelo mecanismo de controle de temperatura médio do pacote.
4.2.3.2 Sensor térmico digital
Cada processador tem vários sensortérmico digital (DTS) que detecta o processador IA, GT e outras áreas de interesse de temperatura instantânea.
Os valores de temperatura do DTS podem ser recuperados através de: • Uma interface de software usando o processador Model Specific Register (MSR). • Uma interface de hardware do processador.
Ficha de dados, Volume 1 de 2 65 Gestão térmica
Quando a temperatura é recuperada pelo processador MSR, é a temperatura instantânea do DTS dado. Quando a temperatura é recuperada usando PECI, é a média da temperatura mais alta do DTS no pacote ao longo de uma janela de tempo de 256 ms. A Intel recomenda o uso do PECI relatou temperatura para controle térmico de plataforma que se beneficia da média, como o controle de velocidade do ventilador. A temperatura média do DTS pode não ser um bom indicador da ativação do monitor térmico adaptativo do pacote ou de aumentos rápidos na temperatura que provoca o sinal do status da fora da especificação dentro do PACKAGE_THERM_STATUS (0x1B1) MSR e IA32_THERM_STATUS (0x19C) Msr.
A execução do código é interrompida em C1 ou c- estados mais profundos. A temperatura do pacote ainda pode ser monitorada através do PECI em c-estados mais baixos.
Ao contrário dos dispositivos térmicos tradicionais, o DTS atinge uma temperatura em relação à temperatura operacional máxima suportada do processador (TjMAX),independentemente da compensação de ativação do TCC. É responsabilidade do software converter a temperatura relativa a uma temperatura absoluta. A temperatura de referência absoluta é legível no TEMPERATURE_TARGET (0x1A2) MSR. A temperatura retornada pelo DTS é um inteiro negativo implícito indicando o deslocamento relativo de TjMAX. O DTS não relata temperaturas maiores do que TjMAX. A leitura de temperatura relativa ao DTS impacta diretamente o ponto de disparo do Monitor Térmico Adaptativo. Quando um dts pacote indica que ele atingiu a ativação TCC (uma leitura de 0x0, exceto quando o deslocamento de ativação TCC é alterado), o TCC irá ativar e indicar um evento monitor térmico adaptativo. Uma ativação de TCC reduzirá o núcleo do IA do processador e a frequência do núcleo gráfico, a tensão, ou ambos. Alterações na temperatura podem ser detectadas usando dois limites programáveis localizados nos MSRs térmicos do processador. Esses limites têm a capacidade de gerar interrupções usando o APIC local do núcleo IA do processador. Consulte o Manual do Desenvolvedor de Software de 64 Arquiteturas daIntel® para detalhes específicos de registro e programação.
4.2.3.2.1 Precisão do sensor térmico digital (precisão)
O erro associado às medições de DTS não excederá ±5 °C dentro de toda a faixa operacional.
4.2.3.2.2 Controle de velocidade do ventilador com sensor térmico digital
O controle de velocidade baseado em sensor térmico digital (TFAN)é um recurso recomendado para alcançar um desempenho térmico ideal. Na temperatura do TFAN, a Intel recomenda a capacidade de resfriamento total antes que a leitura do DTS chegue ao TjMAX.
4.2.3.3 SINAL PROCHOT#
PROCHOT# (processador quente) é afirmado pelo processador quando o TCC está ativo. Apenas um único pino PROCHOT# existe em um nível de pacote. Quando qualquer temperatura de DTS atinge a temperatura de ativação do TCC, o sinal PROCHOT# será afirmado. As políticas de afirmação DO PROCHOT# são independentes da habilitação do Monitor Térmico Adaptativo. O sinal PROCHOT# pode ser configurado como:
Apenas entrada: O PROCHOT é conduzido por um dispositivo externo.
66 Ficha de dados, Volume 1 de 2 Gestão térmica
Saída apenas: PROCHOT é impulsionado pelo processador.
Bidirecional: Processador e dispositivo externo podem conduzir o sinal PROCHOT.
4.2.3.4 Entrada PROCHOT Apenas
Recomenda-se definir por padrão o sinal PROCHOT# apenas para entrada. O processador está monitorando apenas as afirmações do PROCHOT# e não o nível PROCHOT#. A frequência máxima alternada DO PROCHOT# não deve exceder 10Khz.
Quando o PROCHOT é definido para entrada apenas dois recursos são habilitados: — PROCHOT Rápido: Ativar até 10uS após a afirmação PROCHOT e reduzir a freqüência do processador pela metade. — Algoritmo de rebaixamento DO PROCHOT: projetado para melhorar o desempenho do sistema durante várias afirmações do PROCHOT (explicação detalhada na seção 4.2.3.7)
4.2.3.5 Saída prochot apenas
Estado legado, O PROCHOT é conduzido pelo processador para dispositivo externo.
4.2.3.6 PROCHOT Bidirecional #
Quando configurado como um sinal de entrada ou bidirecional, O PROCHOT# pode ser usado para proteger termicamente outros componentes da plataforma, caso eles também superaqueçam. O processador está monitorando apenas as afirmações do PROCHOT# e não o nível PROCHOT#. Prochot# frequência máxima alternada não deve exceder 10Khz
Quando o PROCHOT# é conduzido por um dispositivo externo: • O pacote fará a transição imediata para o menor P-State (Pn) apoiado pelo processador IA núcleos e núcleos gráficos (LFM). Isso é contrário à resposta do Monitor Térmico Adaptativo gerado internamente. • A modulação do relógio não é ativada.
O pacote de processador permanecerá no p-estado suportado mais baixo até que o sistema de-asserts PROCHOT#. O processador pode ser configurado para gerar uma interrupção após a afirmação e de-afirmação do sinal PROCHOT#
Quando o PROCHOT# é configurado como um sinal bidirecional e o PROCHOT# é afirmado pelo processador, é impossível para o processador detectar uma afirmação do sistema de PROCHOT#. A afirmação do sistema terá que esperar até que o processador de-afirma PROCHOT # antes de ação PROCHOT # pode ocorrer devido à afirmação do sistema. Enquanto o processador está quente e afirmando PROCHOT #, a energia é reduzida, mas a taxa de redução é mais lenta do que o sistema PROCHOT # resposta de < 100 nós. O controle térmico do processador é encenado em incrementos menores ao longo de muitos milissegundos. Isso pode causar vários milissegundos de atraso a uma afirmação do sistema de PROCHOT# enquanto a função de saída é afirmada.
Ficha de dados, Volume 1 de 2 67 Gestão térmica
4.2.3.7 Algoritmo de rebaixamento do PROCHOT
Algoritmo de rebaixamento PROCHOT projetado para melhorar o desempenho do sistema após várias afirmações consecutivas do EC PROCHOT. Durante cada processador de afirmação DO PROCHOT fará a transição imediata para o menor P-State (Pn) apoiado pelos núcleos do processador IA e núcleos gráficos (LFM). Ao detectar várias afirmações consecutivas do PROCHOT, o processador reduzirá a frequência máxima para reduzir os eventos de afirmações do PROCHOT. O processador continuará reduzindo a frequência até que nenhuma afirmação consecutiva seja detectada. O processador aumentará a frequência se não ocorrerem eventos consecutivos de afirmação do PROCHOT. Algoritmo de rebaixamento PROCHOT habilitado apenas quando o PROCHOT é configurado como entrada.
Figura 4-2. Descrição do sinal do rebaixamento de PROCHOT
4.2.3.8 Proteção reguladora da tensão usando PROCHOT #
O PROCHOT# pode ser usado para proteção térmica dos reguladores de tensão (RV). Os projetistas do sistema podem criar um circuito para monitorar a temperatura da RV e afirmar o PROCHOT# e, se ativado, ativar o TCC quando o limite de temperatura da RV for atingido. Quando o PROCHOT# é configurado como um sinal bidirecional ou de entrada apenas, se a afirmação do sistema de PROCHOT# for reconhecida pelo processador, isso resultará em uma transição imediata para o menor P-State (Pn) suportado pelo processador IA e núcleos gráficos. Os sistemas ainda devem fornecer resfriamento adequado para a RV e dependem do PROCHOT# bidirecional apenas como um backup em caso de falha de resfriamento do sistema. No geral, o projeto térmico do sistema deve permitir que os circuitos de entrega de energia operem dentro de sua especificação de temperatura, mesmo quando o processador estiver operando em seu TDP.
4.2.3.9 Design de solução térmica e comportamento PROCHOT#
Com uma solução térmica devidamente projetada e caracterizada, prevê-se que o PROCHOT# só será afirmado por períodos muito curtos de tempo ao executar as aplicações mais intensivas em energia. Espera-se que o impacto no desempenho do processador devido a esses breves períodos de ativação do TCC seja tão pequeno que seja imensurável. No entanto, uma solução térmica subprojetada que não é capaz de impedir a afirmação excessiva do PROCHOT# no ambiente ambiente antecipado pode: • Causar uma perda de desempenho perceptível.
68 Ficha de dados, Volume 1 de 2 Gestão térmica
• Resulte em operação prolongada em ou acima da temperatura máxima de junção especificada e afete a confiabilidade a longo prazo do processador. • Pode ser incapaz de refrigerar o processador mesmo quando o TCC está ativo continuamente (em situações extremas).
4.2.3.10 Estados de baixa potência e comportamento PROCHOT#
Dependendo dos níveis de energia do pacote durante o pacote C-estados, saída PROCHOT # pode de-afirmar enquanto o processador está ocioso como a energia é removida do sinal. Ao acordar, se o processador ainda estiver quente, o PROCHOT# irá reafirmar, embora normalmente pacote residência estadual ocioso deve resolver quaisquer problemas térmicos. A interface PECI está totalmente operacional durante todos os C-estados e espera-se que a plataforma continue a gerenciar o núcleo do processador IA e térmicas de pacotes, mesmo durante estados ociosos, pesquisando regularmente dados térmicos sobre o PECI.
4.2.3.11 THRMTRIP# Sinal
Independentemente de ativar os modos automáticoou demanda, no caso de uma falha catastrófica de resfriamento, o pacote será desligado automaticamente quando o silício atingir uma temperatura elevada que corre o risco de danos físicos ao produto. Neste ponto, o sinal THRMTRIP# ficará ativo.
4.2.3.12 Detecção crítica de temperatura
A detecção crítica da temperatura é executada monitorando a temperatura do pacote. Este recurso destina-se ao desligamento gracioso antes que o THRMTRIP# seja ativado. No entanto, a execução do processador não é garantida entre temperatura crítica e THRMTRIP#. Se o Monitor Térmico Adaptativo for acionado e a temperatura permanecer alta, um estado crítico de temperatura e um bit pegajoso são travados no PACKAGE_THERM_STATUS (0x1B1) MSR e a condição também gera uma interrupção térmica, se ativada.
4.2.3.13 Modo demanda
O processador fornece um mecanismo auxiliar que permite que o software do sistema force o processador a reduzir seu consumo de energia usando modulação do relógio. Este mecanismo é referido como modo demanda e é distinto do Monitor Térmico Adaptativo e do PROCHOT bidirecional#. As plataformas do processador não devem confiar no uso do software deste mecanismo para limitar a temperatura do processador. O modo demanda pode ser realizado usando a emulação de MSR ou chipset I/O do processador. O modo demanda pode ser usado em conjunto com o Monitor Térmico Adaptativo. No entanto, se o software do sistema tentar ativar o modo On-Demand ao mesmo tempo em que o TCC estiver envolvido, o ciclo de serviço configurado de fábrica do TCC substituirá o ciclo de serviços selecionado pelo modo On- Demand. Se os modos On-Demand baseados em I/O e MSR estiverem em conflito, o ciclo de direitos selecionado pelo modo On-Demand baseado em emmulação I/O terá precedência sobre o Modo On-Demand baseado em RSE.
Ficha de dados, Volume 1 de 2 69 Gestão térmica
4.2.3.14 MSR com base no modo on-demand
Se o Bit 4 do IA32_CLOCK_MODULATION MSR estiver definido para 1, o processador reduzirá imediatamente seu consumo de energia usando modulação do relógio principal do processador interno IA, independente mente da temperatura do processador. O ciclo de plantão da modulação do relógio é programável usando bits [3:1] do mesmo IA32_CLOCK_MODULATION MSR. Neste modo, o ciclo de plantão pode ser programado em incrementos de 12,5% ou 6,25% (detectável usando CPUID). A limitação térmica usando este método modulará o relógio de cada núcleo ia do processador de forma independente.
4.2.3.15 Modo On-Demand baseado em em emulação de I/O
A modulação do relógio baseada em emmulação de I/O fornece suporte herdado para software de sistema operacional que inicia a modulação do relógio através de registros de controle de relógio definido saqueados do processador ACPI no chipset (PROC_CNT). A limitação térmica usando este método modulará todos os núcleos do iA do processador simultaneamente.
4.2.4 Intel® Gerenciamento térmico de memória
O processador fornece proteção térmica para a memória do sistema, limitando o tráfego de memória ao usar módulos DIMM ou uma implementação de memória para baixo. Dois níveis de limitação são suportados pelo processador, seja um limiar quente ou um limiar quente que é personalizável através de registros de I/O mapeados por memória. A limitação com base no limiar quente deve ser um nível intermediário de limitação. A limitação com base no limiar quente deve ser a mais grave. A quantidade de limitação é dinamicamente controlada pelo processador.
O sensor térmico do dado (ODTS) usa um sensor térmico físico em DRAM morre. ODTS está disponível para DDR4 e LPDDR4/x. Ele é usado para definir a taxa de atualização de acordo com a temperatura DRAM. O controlador de memória lê LPDDR4/x MR4 ou DDR4 MR3 e configura a taxa de atualização DDR em conformidade.
§ §
70 Ficha de dados, Volume 1 de 2 Memória
5 Memória
5.1 Interface de memória do sistema
5.1.1 Matriz de suporte do processador SKU
Tabela 5-1. Tabela matriz de suporte DDR
de fabricação DDR4 LPDDR4/x
Processador U U/Y
Frequência máxima [MT/s] 3200 3733
VDDQ 1.2 1.1
VDD2 1.2 1.1
Canais x Bits 2 x 64 4 x 32
DPC¹ 1-
RPC² 22
Densidade de mortes [Gb] 8, 16 4,8
Modo Ballmap IL³ /NIL IL³ /NIL Nil
Notas: 1. 1DPC refere-se a quando apenas 1DIMM slot por canal é encaminhado. 2. RPC = Classificação por Canal. 3. Um Interleave SoDIMM/MD colocações como borboleta ou back-to-back suportado com modo ballmap não inter-interleave na linha de processador U 4. A memória para baixo de todas as tecnologias deve ser executada meios homogêneos dos meios que todos os dispositivos de DRAM devem ser do mesmo fornecedor e ter o mesmo número da parte. A implementação de uma mistura de dispositivos DRAM pode causar sérios problemas de integridade do sinal e funcionais. 5. Não há suporte para módulos de memória com diferentes tecnologias ou capacidades em lados opostos do mesmo módulo de memória. Se um lado de um módulo de memória é preenchido, o outro lado é idêntico ou vazio. 6. Lpddr4/x Processador VDDQ é 1.1V. LPDDR4 DRAM VDDQ tensão é de 1,1V, VDD2 é 1.1V LPDDR4x DRAM VDDQ tensão é de 0,6V, VDD2 é 1.1V
Tabela 5-2. Matriz de suporte à tecnologia DDR (Folha 1 de 2)
Contagem Fator de forma DDR4 LPDDR4 LPDDR4x de bola
SODIMM 260 U - -
SODIMM + ECC 260 U - -
x16 SDP (1R)¹ 96 U - -
x16 DDP (1R)1,2 96 U - -
x8 SDP (1R)¹ 78 U - -
x32 (1R, 2R)¹ 200 - Y, U Y, U
x64 (1R, 2R)1,3 432 - Y,U Y,U Y,U Y,U
х64 (1R, 2R)1,4 556 - - Y
Ficha de dados, Volume 1 de 2 71 Memória
Tabela 5-2. Matriz de suporte à tecnologia DDR (Folha 2 de 2)
Nota: 1. A memória para baixo de todas as tecnologias deve ser executada homogeneamente, que significa que todos os dispositivos de DRAM devem ser do mesmo fornecedor e ter o mesmo número da parte. A implementação de uma mistura de dispositivos DRAM pode causar sérios problemas de integridade do sinal e funcionais. 2. O DDPx16 está pendente na disponibilidade da amostra. 3. U Processador LP4/4x x64 topologia é topologia não-POR. 4. A topologia da bola Y Processor LP4/4x 556 é a topologia não POR.
Tabela 5-3. DDR Capacidade Máxima por Sistema
Linha de DDR4 1DPC 8Gb DDR4 DDR4 1DPC 16Gb DDR4 LP4/x x32 (2x 8Gb) processador 1DPC 8Gb 1DPC 16Gb
U 32 GB 32 GB 64 GB
Y 32 GB N/D N/D
Nota: 1. Intel está mantendo a capacidade máxima de 64GB em 1DPC e 2DPC, indo para a frente produtos futuros usarão freqfrequ maior DDR e manterão o suporte 1DPC somente e a capacidade máxima de 64GB.
Tabela 5-4. Regras da população de subcanais LPDDR4/x
Número de DRAMs Tipo DRAM População subcanal
1 x32 X32 N/D
1 2 x32 X32 DRAM 0 está conectado ao Sub Channel A DRAM 1 está ligado ao Sub Canal C 1 3 x32 X32 N/D
DRAM 0 está conectado ao Sub Channel A 4 x32 X32 DRAM 1 está ligado ao Sub Canal B DRAM 2 está ligado ao Sub Canal C DRAM 3 está conectado ao Sub Canal D
1 x64 DRAM 0 está conectado ao Sub Channel A e C 1
DRAM 0 está conectado ao Sub Channel A e C DRAM 1 está ligado ao Sub Canal B e D 2x64ou DRAM 0 está ligado ao Sub Channel A e B DRAM 1 está ligado ao Sub Channel C e D
Nota: 1. Conectar o DRAM 0 ao subcanal Ae o B, consequentemente, é possível, mas menos preferido, pois A e C são otimizados para desempenho/largura de banda.
Tabela 5-5. SA Velocidade Reforçada Passos (SA-GV) e Gear Mode Frequencies (Folha 1 de 2)
Taxa máxima de SAGV-Low DDR CLK, SAGV-High³ DDR CLK, SAGV-Max BW DDR De fabricação DDR [MT/s] Engrenagem Engrenagem CLK, Engrenagem
2666 2133, G2 U - 2400, G1 2666, G2
DDR4 2933 2133, G2 U - 2400, G1 2933, G2
3200 2133, G2 U - 2400, G1 3200, G2
72 Ficha de dados, Volume 1 de 2 Memória
Tabela 5-5. SA Velocidade Reforçada Passos (SA-GV) e Gear Mode Frequencies (Folha 2 de 2)
Taxa máxima de SAGV-Low DDR CLK, SAGV-High³ DDR CLK, SAGV-Max BW DDR De fabricação DDR [MT/s] Engrenagem Engrenagem CLK, Engrenagem
Y - 3200, G1 3200 2133, G2 3200, G2 U - 2400, G1 LPDDR4/x Y - 3200, G1 3733 2133, G2 3733, G2 U - 2400, G1
Notas: 1. O processador suporta a tecnologia de engrenagem dinâmica onde o controlador de memória pode ser executado em 1:1 (Gear-1, modo Legacy) ou 1:2 (modo Gear-2) da velocidade DRAM. A relação da engrenagem é a relação da velocidade de DRAM ao pulso de disparo do controlador da memória. Mc Channel Largura igual à largura do Canal DDR multiplicar por Gear Ratio. 2. Modos SA-GV a. Baixa- Ponto de baixa frequência, ponto de potência de Min. Caracterizada por baixa potência, baixo BW, alta latência. Sistema permanecerá neste momento durante o consumo de BW baixo a moderado. b. Meados - Max Bandwidths Point, este ponto é o ponto BW máximo possível, o DRAM freq limitado pela Configuração de Silício / BIOS / SPD. Caracterizada por potência moderada e latência, alta BW. Este ponto destinado a GT alta e moderada-alta IA BW c. Alta - Ponto alto, o ponto mínimo de latência da memória, caracterizado por alta potência, baixa latência, BW moderado. Somente durante as cargas de trabalho de desempenho do IA o sistema mudará para este ponto e somente no caso deste ponto pode fornecer BW suficiente. 3. O Ponto Alto por SKU é uma meta de suporte opcional para qs.
Tabela 5-6. Configurações suportadas do módulo SODIMM Não-ECC (linha de processador U)
# de Velocida Tecnologia do # de # de Row / Versão do Capacidade Organização # de Bancos Tamanho de (MT/ dispositivo dispositiv Col Endereço cartão cru de DIMM DRAM Fileiras Dentro da página s) DRAM os DRAM Bits DRAM
A 3200 8gb 8gb 1024M x 8 8 1 16/10 16 8k
A 3200 16gb 16gb 2048M x 8 8 1 17/10 16 8k
C 3200 4GB 8gb 512M x 16 4 1 16/10 8 8k
C 3200 8gb 16gb 1024M x 16 4 1 17/10 8 8k
E 3200 16gb 8gb 1024M x 8 16 2 16/10 16 8k
E 3200 32 GB 16gb 2048M x 8 16 2 17/10 16 8k
Tabela 5-7. Configurações de dispositivos ddr4 compatíveis com o dispositivo (linha de processador U) (Folha 1 de 2)
Classifica Capacidade Velocid Tipo de PKG Organização Densidad Densida Bancos Tamanho Morre Rank por PKGs por ção do máxima do ade (Die bits x DRAM / Tipo e de de de dentro da por canal canal canal dispositiv sistema³ (MT/s) Bits pacote) de pacote pacotes mortes dram página o físico
32 GB 3200 SDP 8x8 1024Mx8 8gb 8gb 16 2 16 1 16 8k
64 GB 3200 SDP 8x8 2048Mx8 16gb 16gb 16 2 16 1 16 8k
8gb 3200 SDP 16x16 512Mx16 8gb 8gb 4 1 4 1 8 8k
16GB¹ 3200 SDP 16x16 1024Mx16 16gb 16gb 4 1 4 1 8 8k
16gb 3200 DDP 8x16 1024Mx16 16gb 8gb 8 1 4 1 16 8k
32GB2,3 3200 DDP 8x16 2048Mx16 32gb 16gb 8 1 4 1 16 8k
Ficha de dados, Volume 1 de 2 73 Memória
Tabela 5-7. Configurações de dispositivos ddr4 compatíveis com o dispositivo (linha de processador U) (Folha 2 de 2)
Classifica Capacidade Velocid Tipo de PKG Organização Densidad Densida Bancos Tamanho Morre Rank por PKGs por ção do máxima do ade (Die bits x DRAM / Tipo e de de de dentro da por canal canal canal dispositiv sistema³ (MT/s) Bits pacote) de pacote pacotes mortes dram página o físico
Notas: 1. Para SDP: 1Rx16 usando densidade de 16Gb de morte - a capacidade máxima do sistema é de 16GB. 2. Para DDP: 1Rx16 usando densidade de 16Gb de morte - a capacidade máxima do sistema é de 32GB. 3. Pendente na disponibilidade da amostra. 4. A capacidade máxima do sistema refere-se ao sistema com dois canais povoados.
5.1.1.1 Módulos e dispositivos de memória suportados LPDDR4/x
Tabela 5-8. Configurações de LPDDR4/x x32 DRAMs suportadas (linha de processador Y/ U)
Capacidade máxima Tipo de PKG (Die bits por Densidade de Densidade de Classificação por PKGs do sistema Ch x PKG bits)² morte por canal PKG
4 GB DDP 16x32 4 Gb 8 Gb 1
8 GB QDP 16x32 4 Gb 16 Gb 2
8 GB DDP 16x32 8 Gb 16 Gb 1
16 GB QDP 16x32 8 Gb 32 Gb 2
32 GB ODP 16x32 (modo Byte) 8 Gb 64 Gb 2 Notas: 1. x32 dispositivos BGA são 200 bolas. 2. DDP = Pacote De Dado Duplo, QDP = Pacote Quad Die, Pacote ODP-Octal Die. 3. Cada canal LPDDR4 inclui dois subcanais. 4. A capacidade máxima do sistema refere-se ao sistema com todos os quatro subcanais preenchidos.
Tabela 5-9. Configurações de LPDDR4/x x64 DRAMs suportadas (linha de processador U/ Y)
Capacidade Tipo de PKG (Die Densidade Contage Canais Linha de Classifica Densidad máxima do bits por Ch x PKG de morte por m de bola DRAM por processado ção por e de PKG sistema bits)² canal por PKG PKGs r PKGs
8 GB QDP 16x64 8 Gb 432 32 Gb 4 U/Y 1
16 GB ODP 16x64 8 Gb 432 64 Gb 4 U/Y 2
8 GB¹ 8 GB¹ QDP 16x64 8 Gb 556 32 Gb 4 Y 1
16 GB¹ ODP 16x64 8 Gb 556 64 Gb 4 Y 2 Notas: 1. A topologia da bola Y Processor LP4/4x 556 é a topologia não POR. 2. QDP = Pacote Quad Die,ODP-Octal Die Package. 3. Cada canal LPDDR4 inclui dois subcanais. 4. A capacidade máxima do sistema refere-se ao sistema com todos os quatro subcanais preenchidos.
5.1.2 Suporte do tempo da memória do sistema
O IMC suporta os seguintes horários do ddr speed bin, cas write latência (CWL) e modo de sinal de comando na interface principal da memória: • tCL = Latência CAS • tRCD = Ativar o comando para ler ou escrever atraso comando • tRP = Período de Comando PRECHARGE
74 Ficha de dados, Volume 1 de 2 Memória
• tRPb = tempo precharge por banco • tRPab = tempo precharge de todos os bancos • CWL = CAS Escrever Latência • Modos de sinal de comando: — 1N indica que um novo comando DDR4/LPDDR4 pode ser emitido a cada relógio — 2N indica que um novo comando DDR4 pode ser emitido a cada dois relógios Tabela 5-10. Suporte do sincronismo da memória do sistema DDR4
Taxa de Dispositivo tCL (tCK) TCL tRCD (ns) CWL (tCK) CWL transferência tRP (ns) Dpc Modo CMD DRAM (tCK) TRCD (ns) (tCK) (MT/s)
9,10,11,12,14, DDR4 3200 22 13.75 13.75 12N 2N 2N 16,18,20
Tabela 5-11. Suporte de tempo de memória do sistema LPDDR4/x System
Taxa de Dispositivo tCL (tCK) TCL tRCD (ns) WL (tCK) Set modo transferência tRPpb (ns) tRPab (ns) DRAM (tCK) TRCD (ns) B (MT/s)
LPDDR4/x x8 3733 36 18 18 21 30
x16 3733 32 18 18 21 30
5.1.3 Modos de organização de controlador de memória do sistema
O IMC suporta dois modos de organização de memória, um canal e um canal duplo. Dependendo de como os módulos DDR Schema e DIMM são preenchidos em cada canal de memória, uma série de configurações diferentes podem existir.
Modo de canal único
Neste modo, todos os ciclos de memória são direcionados para um único canal. O modo single-Channel é usado quando os conectores DIMM do Canal A ou do Canal B são preenchidos em qualquer ordem, mas não em ambos.
Modo Dual-Channel - Intel®modo de tecnologia de memória flexível
O IMC suporta o modo de tecnologia de memória Flex Intel. A memória é dividida em uma zona simétrica e assimétrica. A zona simétrica começa no endereço mais baixo em cada canal e é contígua até que a zona assimétrica comece ou até que o endereço superior do canal com a menor capacidade seja atingido. Neste modo, o sistema funciona com uma zona de modo de canal duplo e uma zona de modo de canal único, simultaneamente, em toda a matriz de memória.
Nota: Os canais A e B podem ser mapeados para o canal físico 0 e 1, respectivamente, ou vice-versa; no entanto, o tamanho do canal A deve ser maior ou igual ao tamanho do canal B.
Ficha de dados, Volume 1 de 2 75 Memória
Figura 5-1. Intel® Flex Memory Technology Operations
TOM
C Non interleaved access
B C
Dual channel interleaved access B B B
CH A CH B
CH A and CH B can be configured to be physical channels 0 or 1 B – The largest physical memory amount of the smaller size memory module C – The remaining physical memory amount of the larger size memory module
Modo simétrico de canal duplo (modo intercalado) O modo siétrico dual-Channel, também conhecido como modo intercalado, oferece o máximo desempenho em aplicações do mundo real. Os endereços são pingue-pongue entre os canais após cada linha de cache (limite de 64 bytes). Se houver duas solicitações, e a segunda solicitação é para um endereço no canal oposto a partir do primeiro, essa solicitação pode ser enviada antes que os dados da primeira solicitação sejam devolvidos. Se duas linhas de cache consecutivas forem solicitadas, ambas podem ser recuperadas simultaneamente, uma vez que são asseguradas para estar em canais opostos. Use o modo siétrico dual-channel quando os conectores do Canal A e do Canal B DIMM são preenchidos em qualquer ordem, com a quantidade total de memória em cada canal sendo a mesma. Quando ambos os canais são preenchidos com a mesma capacidade de memória e a fronteira entre a zona de canal duplo e a zona de canal único é o topo da memória, o IMC opera completamente no modo Siétrico dual-Channel.
Nota: A tecnologia e a largura do dispositivo DRAM podem variar de um canal para o outro.
5.1.4 Frequência de memória do sistema
Em todos os modos, a frequência da memória do sistema é a menor frequência de todos os módulos de memória colocados no sistema, conforme determinado através dos registros do SPD nos módulos de memória. O controlador de memória do sistema suporta um único conector DIMM por canal. Se dimms com latência diferente são preenchidos em todos os canais, o BIOS vai usar o mais lento das duas latências para ambos os canais. Para modos dual-Channel ambos os canais devem ter um conector DIMM preenchido. Para o modo Single-Channel, apenas um único canal pode ter um conector DIMM preenchido.
76 Ficha de dados, Volume 1 de 2 Memória
5.1.5 Melhorias tecnológicas do Acesso rápido à memória Intel® (Intel® FMA)
As seções a seguir descrevem o agendamento just-in-time, sobreposição de comando e melhorias de tecnologia Intel FMA de agendamento fora de ordem.
Agendamento de comando just-in-time
O controlador de memória tem um programador de comando avançado onde todos os pedidos pendentes são examinados simultaneamente para determinar o pedido mais eficiente a ser emitido em seguida. A solicitação mais eficiente é escolhida de todas as solicitações pendentes e emitida para a memória do sistema Just-in-Time para fazer o uso ideal da Sobreposição do Comando. Assim, em vez de ter todas as solicitações de acesso à memória ir individualmente através de um mecanismo de arbitragem forçando os pedidos a serem executados um de cada vez, eles podem ser iniciados sem interferir com o pedido atual, permitindo a emissão simultânea de pedidos. Isso permite a largura de banda otimizada e latência reduzida, mantendo o espaçamento de comando adequado para atender ao protocolo de memória do sistema.
Sobreposição de comando
A sobreposição de comando permite a inserção dos comandos DRAM entre os comandos De Ativação, Pré-carga e Leitura/Escrita normalmente usados, desde que os comandos inseridos não afetem o comando atualmente executado. Vários comandos podem ser emitidos de forma sobreposta, aumentando a eficiência do protocolo de memória do sistema.
Agendamento fora de encomenda Ao mesmo tempo em que aproveita as melhorias just-in-time de agendamento e sobreposição de comando, o IMC monitora continuamente solicitações pendentes de memória do sistema para o melhor uso da largura de banda e redução da latência. Se houver várias solicitações para a mesma página aberta, essas solicitações serão lançadas de forma de volta a trás para fazer o melhor uso da página de memória aberta. Essa capacidade de reordenar solicitações na hora permite que o IMC reduza ainda mais a latência e aumente a eficiência da largura de banda. 5.1.6 Dados scrambling O controlador de memória do sistema incorpora um recurso data scrambling para minimizar o impacto do di/dt excessivo nos VRs de memória do sistema de plataforma devido a sucessivos 1s e 0s no ônibus de dados. A experiência passada demonstrou que o tráfego no ônibus de dados não é aleatório e pode ter energia concentrada em harmônicos espectrais específicos criando alta di/dt, que geralmente é limitado por padrões de dados que excitam ressonância entre a indução do pacote e sobre as capacidades de morrer. Como resultado, o controlador de memória do sistema usa um recurso de embaralhamento de dados para criar padrões pseudo-aleatórios no ônibus de dados de memória do sistema para reduzir o impacto de qualquer di/dt excessivo.
5.1.7 Troca de dados
Por padrão, o processador suporta a troca de dados a bordo de duas maneiras (para todos os segmentos e tecnologias DRAM): • Byte (8 DQ + DQS _N + DQS_P) a troca é permitida dentro de um canal. Para LPDDR4/x, a troca de Byte é permitida dentro de cada subcanal de 32 bits.
Ficha de dados, Volume 1 de 2 77 Memória
• Troca de bits é permitido dentro de cada Byte.
5.1.8 DDR I/O Interleaving
O processador suporta a intercalação de I/O, que tem a capacidade de trocar bytes DDR por considerações de roteamento. Bios configura o modo de interleaving I/O antes do treinamento ddr.
Nota: O pacote de linha Y/U-Processor é otimizado apenas para o modo não-interleaving (NIL).
Existem dois modos suportados: • Interleave (IL) •Não-Interleave (NIL) A tabela e a figura a seguir descrevem o mapeamento do pino entre os modos IL e NIL.
Tabela 5-12. Interleave (IL) e Non-Interleave (NIL) Modes Pin Mapping
IL (DDR4) IL (DDR4) NIL (DDR4) NIL (LPDDR4)
Canal Byte Canal Byte Sub Canal Byte
DDR0 Byte0 DDR0 Byte0 DDR_A Byte0
DDR0 Byte1 DDR0 Byte2 DDR_A Byte2
DDR0 Byte2 DDR0 Byte4 DDR_B Byte0
DDR0 Byte3 DDR0 Byte6 DDR_B Byte2
DDR0 Byte4 DDR1 Byte0 DDR_C Byte0
DDR0 Byte5 DDR1 Byte2 DDR_C Byte2
DDR0 Byte6 DDR1 Byte4 DDR_D Byte0
DDR0 Byte7 DDR1 Byte6 DDR_D Byte2
DDR1 Byte0 DDR0 Byte1 DDR_A Byte1
DDR1 Byte1 DDR0 Byte3 DDR_A Byte3
DDR1 Byte2 DDR0 Byte5 DDR_B Byte1
DDR1 Byte3 DDR0 Byte7 DDR_B Byte3
DDR1 Byte4 DDR1 Byte1 DDR_C Byte1
DDR1 Byte5 DDR1 Byte3 DDR_C Byte3
DDR1 Byte6 DDR1 Byte5 DDR_D Byte1
DDR1 Byte7 DDR1 Byte7 DDR_D Byte3
Notas: Y/U - suporta apenas NIL.
78 Ficha de dados, Volume 1 de 2 Memória
Figura 5-2. Interleave (IL) e Non-Interleave (NIL) Modes Mapping
Interleave back to back Non‐Interleave side by side
Ch B Ch B Ch B Ch B DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL Ch A Ch B DQ/DQS DQ/DQS Ch A Ch A Ch A Ch A DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL
Ch A SoDIMM Ch A SoDIMM Ch B SoDIMM
Ch B SoDIMM
5.1.9 Troca de dados
Por padrão, o processador suporta a troca de dados a bordo de duas maneiras (para todos os segmentos e tecnologias DRAM): • byte (DQ+DQS) trocando entre bytes no mesmo canal. • troca de bits dentro de byte específico. ECC troca de bits é permitido.
5.1.10 Geração do relógio DRAM
Cada classificação suportada tem um par de relógio diferencial. Há um total de quatro pares de relógios conduzidos diretamente pelo processador para dram.
5.1.11 Geração de tensão de referência DRAM
O controlador de memória tem a capacidade de gerar o LPDDR4 e DDR4 Voltagem de Referência (VREF) internamente para operações de leitura e escrita. O VREF gerado pode ser alterado em pequenas etapas, e um valor vref ideal é determinado para ambos durante uma bota fria através de procedimentos de treinamento avançados, a fim de fornecer a melhor tensão para alcançar as melhores margens de sinal.
5.1.12 Dados Swizzling
Todas as linhas do processador não têm ddr die-to-package swizzling.
5.2 Gerenciamento integrado de controle de memória (IMC)
A memória principal é o poder controlado durante a operação normal e em C-estados de baixo poder do ACPI.
Ficha de dados, Volume 1 de 2 79 Memória
5.2.1 Desativar saídas de memória do sistema não utilizado
Qualquer sinal de interface de memória do sistema (SM) que vá para uma memória na qual ele não está conectado a nenhum dispositivo de memória real (como o conector SODIMM é despovoado ou unilateral) é trideclarado. Os benefícios da desativação de sinais SM não utilizados são: • Redução do consumo de energia. • Reduziu possíveis problemas de qualidade de sinalização de ultrapassagem/ superação observados pelos receptores de buffer I/O do processador causados por reflexos de linhas de transmissão potencialmente não encerradas. • Quando uma determinada classificação não é povoada, os sinais de controle correspondentes (CLK_P/CLK_N/CKE/ODT/CS) não são conduzidos.
No reset, todas as linhas devem ser assumidas como povoadas, até que possa ser provado que elas não são povoadas. Isto é devido ao fato de que quando cke é tri- indicado com um DRAMs presente, os DRAMs não são garantidos para manter a integridade dos dados. O tri-estado de CKE deve ser permitido pelo BIOS quando apropriado, desde que em reset todas as fileiras devem ser supor para ser povoadas.
5.2.2 Gerenciamento e inicialização de energia da DRAM
O processador implementa amplo suporte para gerenciamento de energia na interface de memória. Cada canal dirige 4 pinos CKE, um por classificação.
O CKE é um dos meios de economia de energia. Quando cke está fora, o relógio DDR interno é desativado e a energia DDR é reduzida. A economia de energia difere de acordo com o modo selecionado e o tipo DDR usado. Para mais informações, consulte a tabela idd na especificação ddr.
O processador suporta quatro tipos diferentes de modos de desfiamento no estado c0 do pacote. Os diferentes modos de desativação podem ser habilitados através da configuração do registo de config PM PDWN. O tipo de desceledura cke pode ser configurado através de PDWN_mode (bits 15:12) e o temporizador ocioso pode ser configurado através de PDWN_idle_counter (bits 11:0).
Os diferentes modos de desligá-lo são: • Sem energia para baixo (CKE desativar) • Power-down ativo (APD): Este modo é inserido se houver páginas abertas ao de-afirmar CKE. Neste modo, as páginas abertas são retidas. A economia de energia neste modo é a mais baixa. O consumo de energia de DDR é definido pelo IDD3P. Sair deste modo é multado por tXP - pequeno número de ciclos. Para este modo, DRAM DLL deve estar em. • PPD/DLL-off: Neste modo, os DLLs em DLe de dados em DDR estão desligados. A economia de energia neste modo é a melhor entre todos os modos de energia. O consumo de energia é definido pelo IDD2P. Sair deste modo é definido pelo tXP, mas também tXPDLL (10-20 de acordo com o tipo DDR) ciclos até a primeira transferência de dados é permitido. Para este modo, DRAM DLL deve estar fora. • Power-down pré-carregada (PPD): Este modo é inserido se todos os bancos em DDR são pré-cobrados quando de-afirmar CKE. A economia de energia neste modo é intermediária - melhor do que a APD, mas menos do que a DLL-off. O consumo de energia é definido pelo IDD2P. Sair deste modo é definido pelo tXP. A diferença do modo APD é que, ao acordar, todos os buffers de página estão vazios.) O LPDDR
80 Ficha de dados, Volume 1 de 2 Memória
não tem um DLL. Como resultado, as economias de energia são tão boas quanto PPD/DDL-off, mas terão menor latência de saída e maior desempenho.
O CKE é determinado por classificação, sempre que está inativo. Cada posto tem um contador ocioso. O balcão ocioso começa a contar assim que a classificação não tem acessos, e se expirar, a classificação pode entrar em power-down enquanto nenhuma nova transação para a classificação chega às filas. O balcão ocioso começa a contar na última chegada da transação. É importante entender que, uma vez que a decisão de desativação é por classificação, o IMC pode encontrar muitas oportunidades para diminuir as fileiras, mesmo durante a execução de aplicações de memória intensiva; as economias são significativas (podem ser poucos Watts, de acordo com a especificação ddr). Isso é significativo quando cada canal é preenchido com mais fileiras.
A seleção de modos de energia deve ser de acordo com o desempenho de energia ou o trade off térmico de um determinado sistema: • Ao tentar alcançar o máximo desempenho e energia ou consideração térmica não é um problema: não use energia para baixo. • Em um sistema que tenta minimizar o consumo de energia, tente usar o modo de energia mais profundo possível - PPD / DLL-off com um baixo valor de tempo ocioso. • Em sistemas de alto desempenho com embalagens densas (ou seja, design térmico complicado) o modo de desfiação para baixo deve ser considerado a fim de reduzir o aquecimento e evitar a limitação ddr causada pelo aquecimento.
O valor padrão que o BIOS configura no registro de config PM PDWN é de 6080 - ou seja, o modo PPD/DLL-off com temporizador ocioso de 0x80 (128 DCLKs). Esta é uma configuração equilibrada com modo de energia para baixo profundo e valor moderado temporizador ocioso.
A contagem de expiração do temporizador ocioso define o # de DCLKs que um rank é ocioso que faz com que a entrada à modalidade selecionada do poder. Como este temporizador está definido para um tempo mais curto, o IMC terá mais oportunidades de colocar o DDR em power-down. Não há nenhum gancho BIOS para definir este registo. Os clientes que optam por alterar o valor deste registo podem fazê-lo alterando-o no BIOS. Para experimentos, esse registro pode ser modificado em tempo real se o BIOS não bloquear os registros do IMC.
5.2.2.1 Papel de inicialização da CKE
Durante o power-up, cke é a única entrada para o SDRAM que tem o seu nível reconhecido (que não seja o pino de reset) uma vez que o poder é aplicado. Ele deve ser conduzido low pelo controlador DDR para se certificar de que os componentes SDRAM flutuar DQ e DQS durante a energia- up. Os sinais de CKE permanecem baixos (enquanto qualquer reset estiver ativo) até que o BIOS escreva para um registro de configuração. Usando este método, cke é garantido para permanecer inativo por muito mais tempo do que o especificado 200 micro-segundos após a potência e relógios para dispositivos SDRAM são estáveis.
Ficha de dados, Volume 1 de 2 81 Memória
5.2.2.2 Auto-atualização condicional
Durante o estado ocioso S0, a memória do sistema pode ser colocada condicionalmente em estado de auto-atualização quando o processador está no pacote C3 ou estado de energia mais profundo. Consulte Section 3.3.1.1, “Intel® Rapid Memory Power Management (Intel® RMPM)” para obter mais detalhes sobre a auto-atualização condicional com a Intel HD Graphics habilitada.
Ao entrar no Estado S3 - Suspend-to-RAM (STR) ou S0 condicional auto-atualização, o núcleo do processador IA libera ciclos pendentes e, em seguida, entra em fileiras SDRAM que não são usadas pelos gráficos do processador em auto-atualização. Os sinais cke permanecem baixos para que os dispositivos SDRAM executar auto- atualização. O comportamento alvo é inserir auto-atualização para o pacote C3 ou estados de energia mais profundo, desde que não haja pedidos de memória para o serviço.
5.2.2.3 Power-Down dinâmico
O poder dinâmico para baixo da memória é empregado durante a operação normal. Com base em condições ociosas, uma determinada classificação de memória pode ser ativada. O IMC implementa o controle agressivo da CKE para colocar dram dram dram demdicamente em um estado de desfiação. O controlador de núcleo do ia processador pode ser configurado para colocar os dispositivos em desativação ativa (desafirmação cke com páginas abertas) ou pré-carga de energia para baixo (CKE de-afirmação com todas as páginas fechadas). A energia de pré-carga para baixo proporciona maiores economias de energia, mas tem um impacto de desempenho maior, uma vez que todas as páginas serão fechadas antes de colocar os dispositivos no modo de desligá-los.
Se o poder dinâmico para baixo é permitido, todas as fileiras são alimentadas antes de fazer um ciclo de atualização e todas as fileiras são desativadas no final da atualização.
5.2.2.4 DRAM I/O Power Management
Sinais não utilizados devem ser desativados para economizar energia e reduzir a interferência eletromagnética. Isso inclui todos os sinais associados a um canal de memória não utilizado. Relógios, CKE, ODT e CS sinais são controlados por classificação DIMM e será desligado para fileiras não utilizadas.
O buffer de I/O para um sinal não utilizado deve ser trideclarado (motorista de saída desativado), o receptor de entrada (sentido diferencial- amp) deve ser desativado, e qualquer circuito DLL relacionado apenas a sinais não utilizados deve ser desativado. O caminho de entrada deve ser fechado para evitar resultados espúrios devido ao ruído nos sinais não utilizados (normalmente manipulado automaticamente quando o receptor de entrada é desativado).
5.2.3 DDR Electric Power Gating DDR Electric Power Gating
O DDR I/O do processador suporta a massa elétrica do poder (DDR-EPG) quando o processador estiver em C3 ou em um estado mais profundo do poder.
Em C3 ou estado de energia mais profundo, o processador portas internamente VDDQ para a maioria da lógica para reduzir a energia ociosa, mantendo todos os pinos ddr críticos, como CKE e VREF no estado apropriado.
82 Ficha de dados, Volume 1 de 2 Memória
Em C7 ou estado de energia mais profundo, o processador portas internamente VCCIO para todo o estado não-crítico para reduzir a energia ociosa.
Nas transições s3 ou c-state, o DDR não passa pelo modo de treinamento e restaurará as informações de treinamento anteriores.
5.2.4 Treinamento de potência
BIOS MRC realizando etapas de treinamento de energia para reduzir a energia DDR I/ O, mantendo margens operacionais razoáveis ainda garantindo operação de plataforma. Os algoritmos tentam enfraquecer o ODT, a força do motorista e os parâmetros de buffers relacionados, tanto no MC quanto no lado dram e encontrar o melhor trade-off possível entre o poder total de I/O e as margens operacionais usando modelos matemáticos avançados.
§ §
Ficha de dados, Volume 1 de 2 83 USB-C* Sub Sistema
6 USB-C* Sub Sistema
O protocolo USB tem cinco velocidades: baixa velocidade, velocidade máxima, alta velocidade, SuperSpeed e Super-Speed plus. Consulte. Table 6-1, “Especificações USB”.
Os cabos USB-C* transportam dois autocarros físicos, um para velocidades USB2 ("Baixas/Completas/Altas") e um para as adições USB3 ("SuperSpeed/SuperSpeed+") os autocarros podem ser referidos como "USB2" e "USB3" ao longo deste capítulo.
Nota: Portas USB do processador implementar USB3 e se conectar à parte USB3 do Conector USB-C*.
6.0.1 Características gerais
• O processador U suporta um máximo de quatro portas USB-C*. • O processador Y suporta um máximo de três portas USB-C*. • xHCI (controlador de hospedeiro) e xDCI (controlador de dispositivo) implementados no processador, além dos controladores no PCH e não da substituição. • Nenhum suporte para USB Type-A no lado do processador, se necessário, eles devem estar pendurados do PCH.
6.0.2 Recursos suportados USB3.x
• Suporte a economia de energia quando USB-C* desconectado. •Host — USB3.x, SSIC (HSIC-USB2 é fornecido via PCH xHCI). — Agregar BW através do controlador pelo menos 3GB/s, conexão direta ou sobre Thunderbolt. — Pelo menos um porto de SSIC. — Acorde capaz em cada porta de acolhimento de S0i3, Sx: Wake on Connects, Disconnects, Device Wake. •Dispositivo — Agregado BW ~ 1,2 GB/s. — D0i2 e D0i3 power gating. — Vigília capaz em vigílias iniciadas do anfitrião quando o sistema está em S0i3, Sx — Disponível em todas as portas. • Controle de roteamento portuário para capacidade de dupla função — Precisa suportar o controle baseado em pinos SW/FW e ID para detectar o anexo do dispositivo entre o suporte. — O modo SW requer controlador de PD ou outro FW para controlar. • O dispositivo USB-R para hospedar a conexão do controlador está sobre os links UTMI+.
84 Ficha de dados, Volume 1 de 2 USB-C* Sub Sistema
6.1 Blocos USB TCSS
O processador adicionou controladores xHCI/xDCI (referem-se a) Section 6.1.1, “Controladores USB”para suporte USB TCSS. O caminho USB nativo prossegue da memória Section 6.1.2, “Phy”diretamente para phy (consulte). No modo Thunderbolt™, o USB é encapsulado via Thunderbolt™ interruptor e enviado via Protocolo ™ Thunderbolt através do PHY para o conector USB-C*. O diagrama de blocos mostra o diagrama interno do bloco do processador.
6.1.1 Controladores USB
Extensible Host Controller Interface (xHCI) é uma especificação de interface que define host controlador para ônibus serial universal (USB), que é capaz de interagir com USB 1.x, 2.0 e 3.x dispositivos compatíveis. No caso de um dispositivo (exemplo, mouse USB) foi conectado ao computador, o computador vai funcionar como host e o xHCI será ativado dentro da CPU.
Interface de controlador de dispositivo extensível (xDCI) é uma especificação de interface que define controlador de dispositivo para ônibus serial universal (USB), que é capaz de interagir com dispositivos compatíveis COM USB 1.x, 2.0 e 3.x. No caso de o computador estar conectado como um dispositivo (exemplo, tablet conectado ao desktop) a outro computador, o controlador xDCI será ativado dentro do dispositivo e falará com o Host no outro computador.
Nota: O subsistema USB do processador incorpora um controlador de dispositivo USB 3.0 permite transferências de dados de até 5Gb/s e controlador de suporte USB3.1 que permite transferências de dados de até 10 Gb/s. Estes controladores são instantâneos no processador morrem como uma funcionalidade separada da função PCI para as portas capazes USB-C*.
Tabela 6-1. Especificações USB
USB3.1 Nome do protocolo Taxa de dados USB3.0 USB3.0 USB3.1
Baixa - velocidade 1,5 Mbps + + Velocidade completa 12 Mbps + + Alta - velocidade 480 Mbps + + Superspeed 5 Gbps + + SuperSpeed+ SuperSpeed+ 10 Gbps - + Nota: USB2 ("Velocidades baixas/completas/altas" implementadas em PCH
6.1.2 Phy
A PHY é capaz de suportar conjunto de pinos a serem configurados como pinos conectores USB-C* ou pinos conectores DDI (DisplayPort/HDMI) legados. Tabela 6-2. Configuração suportada USB-C* (Folha 1 de 2)
Lane1 Lane1 Lane2 Lane2 Comentários
Thunderbolt™ Thunderbolt™ Ambas as pistas na mesma velocidade, uma das (20,6g/10.3g/20g/10g)
Thunderbolt™ Não conectado 20.6g/10.3g/20g/10g Não conectado Thunderbolt™
Ficha de dados, Volume 1 de 2 85 USB-C* Sub Sistema
Tabela 6-2. Configuração suportada USB-C* (Folha 2 de 2)
Lane1 Lane1 Lane2 Lane2 Comentários
USB3.1 Gen2 Não conectado Qualquer combinação de USB3.1 e 3.0 Não conectado USB 3.1 Gen2
USB 3.1 USB DPx2 DPx2 3.1 Qualquer um dos HBR3/HBR2/HBR1/RBR para DP e USB3.1 Gen2 DPx2 DPx2 USB3.1 USB3.1
DPx4 DPx4 Ambas as pistas na mesma taxa de DP - sem suporte para 2x DPx2 USB-C conector
Tabela 6-3. Configuração não suportada USB-C*
Lane1 Lane1 Lane2 Lane2 Comentários
# PCIe* Gen3/2/1 Sem apoio nativo PCIe* PCIe* Gen3/2/1 #
# Thunderbolt™ Sem suporte para Thunderbolt™ com qualquer outro Thunderbolt™ # protocolo
USB 3.1 USB 3.1 USB 3.1 USB 3.1 Sem suporte para USB multi-lane
Tabela 6-4. PCIe* via Configuração TBT
TBT IPs TBT_PCIe U USB-C* Portas Y USB-C* Portas
TBT_PCIE0 TC0 TC0 TC0 TC0 TBT_DMA0 TBT_PCIE1 TC1 TC1 TC1 TC1
TBT_PCIE2 TC2 TC2 TC2 TC2 TBT_DMA1 TBT_PCIE3 TC3 TC3 N/D
6.1.3 Thunderbolt integrado™
Para o controlador Thunderbolt™ Chapter 7, “Raio™” Integrado consulte.
86 Ficha de dados, Volume 1 de 2 USB-C* Sub Sistema
Figura 6-1. Diagrama do bloco do subsistema USB-C*
§ §
Ficha de dados, Volume 1 de 2 87 Thunderbolt™
7 Thunderbolt™
• O Thunderbolt Integrado™ é uma arquitetura de tunelamento orientada para a conexão projetada para combinar vários protocolos em uma única interface física, para que a velocidade total e o desempenho da interface ™ Thunderbolt possam ser compartilhados dinamicamente. • O Thunderbolt Integrado™ é projetado para atender às necessidades de vários protocolos de transporte e pode transportar pacotes de CIO nativos, bem como túnel do PCI Express, DisplayPort e protocolos USB. • O controlador de Thunderbolt™ integrado atua como um ponto de entrada no domínio cio. O domínio CIO é construído como uma cadeia de produtos habilitados para O CIO para os protocolos encapsulados PCIe, DisplayPort e USB. Estes protocolos são encapsulados no tecido CIO e podem ser escavados em todo o domínio. • A taxa de dados máxima de conexão Thunderbolt™ integrada é de 20,625Gbps por pista, mas também suporta 20,0Gbps, 10,3125Gbps e 10,0Gbps e é compatível com velocidades mais antigas do dispositivo Thunderbolt™/CIO.
7.1 Thunderbolt™ capacidades de implementação do roteador de acolhimento
O Thunderbolt integrado™ implementa os seguintes canais. • Duas interfaces de pia DisplayPort cada uma capaz de: — DisplayPort 1.4 especificação para tunelamento — 1.62Gbps ou 2.7Gbps ou 5.4Gbps ou 8.1Gbps taxa de sinalização — operação de pista x1, x2 ou x4 — Suporte à compressão do DSC • Duas interfaces PCI Express Root Port cada uma capaz de: — PCI Express 3.0 x4 compatível @ 8.0 GT/s • Duas interfaces xHCI Port cada uma capaz de: — USB 3.1 Gen2 compatível @ 10.0Gbps • Interface de apresentador de CIO: — PCI Express 3.0 x4 ponto final compatível — Suporte sustem transmissão e receber simultâneos em 12 caminhos — Operação de modo de proteção e estrutura bruto configurável em uma base por caminho — Suporte do MSI e do MSI-X — Interromper o suporte à moderação • Cio Time Management Unit (TMU): • Duas interfaces para conectores USB-C*, cada uma suporta: — Modo alternativo ™ raio — 20 caminhos por porto
88 Ficha de dados, Volume 1 de 2 Thunderbolt™
— Cada porta suporta taxa de sinalização 20.625/20.0Gbps ou 10.3125/10.0Gbps — 16 balcões por porto Figura 7-1. Diagrama de bloco de alto nível
PCIE Root Port
PCIE Root Port PHY
Display Engine Fabric Thunderbolt Router
xHCI Controller PHY
DMA
§ §
Ficha de dados, Volume 1 de 2 89 Gráficos
8 Gráficos
8.1 Gráficos do processador
Os gráficos do processador são baseados na arquitetura gráfica gen11 (Geração 11) que permite ganhos substanciais no desempenho e no consumo de menor potência em relação às gerações anteriores. A arquitetura Gen 11 suporta até 64 Unidades de Execução (EUs), dependendo do processador SKU.
A arquitetura gráfica do processador oferece uma alta gama dinâmica de escala para abordar segmentos que abrangem baixa potência a alta potência, aumento do desempenho por watt, suporte para a próxima geração de APIs. A arquitetura escalável Gen 11 é partição de domínios de uso ao longo de Render/Geometry, Media e Display. A arquitetura também oferece reprodução de vídeo de baixa potência e análises e filtros de última geração para aplicativos relacionados a imagens. A nova Arquitetura Gráfica inclui elementos de computação 3D, pipeline de decodificação/codificação assistido por HW multiformato e Cache de Nível Médio (MLC) para reprodução superior de alta definição, qualidade de vídeo e melhor desempenho e mídia 3D.
O motor de exibição lida com a entrega dos pixels para a tela. GSA (Gráfico no agente do sistema) é a interface principal do canal para acessos de memória de exibição e tráfego "PCI-like" dentro e fora.
Tabela 8-1. Configuração suportada por SKU
SKU Geração Tubos Ddi Tipo C Thunderbolt™
Y42 Gen11 GT2 3 2 3 Y
U42 Gen11 GT2 3 2 4 Y
8.1.1 Suporte de mídia (Intel® QuickSync e Tecnologia de Vídeo Claro HD)
A Gen 11 implementa vários codecs de vídeo de mídia em hardware, bem como um rico conjunto de algoritmos de processamento de imagem.
Nota: Todos os codecs de mídia suportados operam em perfis de vídeo 10 bpc, YCbCr 4:2:0.
8.1.1.1 Decodificação acelerada de vídeo por hardware
O Gen 11 implementa uma aceleração hw de alto desempenho e baixa potência para operações de decodificação de vídeo para vários codecs de vídeo.
O decodificamento HW é exposto pelo motorista gráfico usando as seguintes APIs: • Direct3D* 9 Vídeo API (DXVA2) • Direct3D12 Vídeo API Intel® Media SDK • Filtros MFT (Media Foundation Transform)
A Gen 11 suporta a decodificação acelerada completa de vídeo HW para AVC/VC1/ MPEG2/HEVC/VP8/JPEG.
90 Ficha de dados, Volume 1 de 2 Gráficos
Nota: HEVC - 10 bit de apoio.
Tabela 8-2. Decodificação acelerada de vídeo por hardware
Codec Perfil Nível Resolução máxima
Principal MPEG2 Principal 1080p 1080p Alta
Avançado L3 L3 VC1/WMV9 Principal Alta 3840x3840 3840 Simples Simples
Alta AVC/H264 L5.2 L5.2 2160p (4K) Principal
VP8 0 Nível unificado 1080p 1080p
JPEG/MJPEG Base Nível unificado 16k x16k 16k x16k
HEVC/H265 (8 bits) Principal L5.1 L5.1 2160 (4K)
Principal HEVC/H265 (10 bits) —— BT2020, isola dezembro
0 (4:2:0 Chroma 8-bit) VP9 Nível unificado 2160 (4K) 2 (4:2:0 Chroma 10-bit)
Desempenho esperado: • Mais de 16 fluxos simultâneos de decodificação @ 1080p.
Nota: O desempenho real depende do processador SKU, da taxa de bits de conteúdo e da frequência de memória. O decodificação de hardware para H264 SVC não é suportado.
8.1.1.2 Codificação acelerada de vídeo por hardware
O Gen 11 implementa uma aceleração hw de alto desempenho e baixa potência para operações de decodificação de vídeo para vários codecs de vídeo.
O codificamento HW é exposto pelo motorista gráfico usando as seguintes APIs: • Intel® Media SDK • Filtros MFT (Media Foundation Transform)
A Gen 11 suporta a codificação acelerada completa de vídeo HW para AVC/MPEG2/ HEVC/VP9/JPEG.
Tabela 8-3. Codificação acelerada de vídeo por hardware
Codec Perfil Nível Resolução máxima
MPEG2 Principal Alta 1080p 1080p
Alta AVC/H264 L5.1 L5.1 2160p (4K) Principal
VP8 Perfil unificado Nível unificado —
Jpeg Base — 16Kx16K
HEVC/H265 Principal L5.1 L5.1 2160p (4K)
Suporte 8 bits 4:2:0 BT2020 VP9 pode ser obtido o —— processamento pré/post
Ficha de dados, Volume 1 de 2 91 Gráficos
Nota: O codificação de hardware para H264 SVC não é suportado.
8.1.1.3 Processamento acelerado de vídeo de hardware
Há suporte de hardware para funções de processamento de imagem, como deslacing, Detecção de cadência de filmes, Advanced Video Scaler (AVS), aprimoramento de detalhes, estabilização de imagem, compressão de gama, aprimoramento adaptativo do contraste HD, aprimoramento do tom de pele, controle total de cores, Chroma de- noise, tubo SFC (Conversão de formato Scalar e Scalar), compressão de memória, Aprimoramento de Contraste Adaptativo Localizado (LACE), desruído espacial, debloqueio de descodificador fora de loop (de decodificador aVC), suporte de 16 pcpc para desruído/demosaico.
Há suporte para o mecanismo de estimativa de movimento assistida por hardware para aplicativos de codificação AVC/MPEG2, True Motion e estabilização de imagem.
O processamento de vídeo HW é exposto pelo motorista gráfico usando as seguintes APIs: • Direct3D* 9 Vídeo API (DXVA2) •Direct3D 11 Vídeo API • Intel® Media SDK • Filtros MFT (Media Foundation Transform) • Intel® CUI SDK
Nota: Nem todos os recursos são suportados por todas as APIs acima. Consulte a documentação relevante para mais detalhes.
8.1.1.4 Transcodificação acelerada por hardware
Transcodificação é uma combinação de processamento de vídeo decodificação (opcional) e codificação. Usar os recursos de hardware acima pode realizar um pipeline transcodificador de alto desempenho. Não há uma API dedicada para transcodificação.
Os gráficos do processador suportam os seguintes recursos de transcodificação: • Codificador de AVC de baixa potência e baixa latência para videoconferência e aplicativos de exibição sem fio. • Compressão de memória sem perdas para o motor de mídia para reduzir a energia da mídia. • HW assistido Advanced Video Scaler. • Escalador de baixa potência e conversor de formato.
8.2 Recurso de hardware gráfico da plataforma
8.2.1 Gráficos híbridos
O sistema operacional Microsoft* Windows 10 permite a estrutura gráfica Win10 Hybrid em que as GPUs e seus drivers podem ser utilizados simultaneamente para fornecer aos usuários os benefícios da capacidade de desempenho da GPU discreta (dGPU) e
92 Ficha de dados, Volume 1 de 2 Gráficos
exibição de baixa potência capacidade da GPU do processador (iGPU). Por exemplo, quando houver uma carga de trabalho de jogos 3D de alta gama em andamento, a dGPU processará e processará os quadros de jogo usando seu desempenho gráfico, enquanto a iGPU continua a realizar as operações de exibição composiando os quadros prestados pela dGPU. Recomendamos que a OEMS procure mais orientações da EM para confirmar que o projeto se encaixa em todos os critérios mais recentes definidos pela EM para apoiar a HG.
A definição de gráficos híbridos da Microsoft* inclui o seguinte: 1. O sistema contém uma única GPU integrada e uma única GPU discreta. 2. É uma suposição de design que a GPU discreta tem um desempenho significativamente maior do que a GPU integrada. 3. Ambas as GPUs serão fisicamente fechadas como parte do sistema. — MS Híbrido não suporta hot-plugging de GPUs. — O OEMS deve procurar mais orientações da EM antes de projetar sistemas com o conceito de ligar quente. 4. Começando com o Windows*10 Th1 (WDDM 2.0), uma restrição anterior de que a GPU discreta é um dispositivo somente renderizado, sem monitores conectados a ele, foi removida. Uma configuração somente rendercom saídas SEM ainda é permitida, apenas não é necessária.
Deve-se notar que os sistemas que têm saídas disponíveis fora da GPU discreta não suportará versões anteriores do sistema operacional (Windows * 8.1 e Mais velhos).
Tabela 8-4. Configuração de hardware gráfica híbrida Recurso Y Linha de processador Linha de processador U
PCIe* Configurações para dGFX NA¹ 1 X 4
Gráficos híbridos NA¹ Sim
Nota: ¹ Hybrid Graphics não é POR para Y Processor Line.
§ §
Ficha de dados, Volume 1 de 2 93 Exibir
9 Exibir
9.1 Suporte a tecnologias de exibição
de fabricação Padrão
eDP* 1.4b VESA* DisplayPort incorporado* Padrão 1.4b
VESA* DisplayPort* Padrão 1.4a VESA* DisplayPort* Especificação de teste de conformidade PHY 1.4a DisplayPort* 1.4 Especificação de teste de conformidade da camada de link VESA* DisplayPort* 1.4 Vesa* Modo Alt DisplayPort* na versão padrão USB Type-C 1.0b
HDMI* 2.0b Versão de especificação de interface multimídia de alta definição 2.0b
9.2 Configuração do vídeo
Tabela 9-1. Exibir disponibilidade de portas e taxa de link para linhas de processador Y/U
Linha de processador Y Linha de processador U SKU 4 Núcleo GT2 4 Núcleo GT2
DDI A 1,2 DDI A1,2 eDP* até HBR3 eDP* até HBR3
DP* até HBR2 DP* até HBR2 DDI B 2 DDI B2 HDMI* até 5,94 Gbps HDMI* até 5,94 Gbps
DP* até HBR3 DP* até HBR3 USB-C* 0 (DDI C) HDMI* até 5,94 Gbps HDMI* até 5,94 Gbps
DP* até HBR3 DP* até HBR3 USB-C* 1 (DDI D) HDMI* até 5,94 Gbps HDMI* até 5,94 Gbps
DP* até HBR3 DP* até HBR3 USB-C* 2 (DDI E) HDMI* até 5,94 Gbps HDMI* até 5,94 Gbps
DP* até HBR3 USB-C* 3 (DDI F) N/D HDMI* até 5,94 Gbps
Notas: 1. HBR3 - taxa de faixa de 8,1Gbps. 2. HBR2 - taxa de faixa de 5,4Gbps.
94 Ficha de dados, Volume 1 de 2 Exibir
Figura 9-1. Arquitetura de exibição do processador
Icelake Display 11 TypeC
PHY Azalia2 decoder Audio Pipes MG/TC DDI F PHY 4
MG/TC DDI E PHY 3
TBT FIA
DDI DP/HDMI MG/TC Display Pipe C DSC router DDI D Transcoder C PHY 2 switch J o i PCI device, n DP/HDMI MG/TC IOSF Aperture, Display Pipe B DSC DDI C Memory Transcoder B PHY 1 Interface, Arbitration, & eDP/ Data Buffer DSI/ WD switch DP/HDMI/SSVDP/HDMI Display Pipe A DDI B Combo TranscoderEncode A mux PHY B
Wireless Display DSI Transcoder 0 Transcoder/Transport 0 DPHY DSC DSI Transcoder 1 Combo Wireless Display mux PHY A Transcoder/Transport 1 eDP Transcoder DDI A
Low Power Single Pipe Combo IO
PCH South Display Some SKUs may limit the number of PHYs connected at the package. Back Light, GMBUS I2C GPIO Hot Plug Panel Power
9.3 Recursos de exibição
9.3.1 Capacidades gerais
• Correção gama. • Conversão do espaço da cor. • DPST - Tecnologia de economia de energia de exibição.
Três exposições simultâneas (tubulações A,B,C) • Sete aviões e um cursor por tubulação • Fluxos de áudio por tubo para ir para portos externos • Suporte hdr para três aviões por tubo • Suporte de compressão do VESA DSC para B e C
Ficha de dados, Volume 1 de 2 95 Exibir
• A adesão pós-DSC para resoluções que exigem mais largura de banda do que um tubo pode suportar • Tubulação A otimizada para baixa potência — LACE (Aprimoramento de contraste adaptativo localizado), apoiou até resoluções 4K. — 3D LUT - função de modificação de pixels eficiente de potência para processamento de cores.
Conexões externas de exibição • Dois sem fio • Um combo (DisplayPort* ou HDMI) • Quatro USB Tipo-C (Modo alternativo DisplayPort*, DisplayPort* sobre thunderbolt™, DisplayPort* nativo no conector legado DP, HDMI nativo no conector legado) • Hot-plug para Type-C • Aux canais para DisplayPorts* • Suporte multi-fluxo para DisplayPorts*
Conexões de exibição incorporadas/locais •Um eDP* • Combo IO compartilha pinos entre DSI0 e DDIA/eDP* e entre DSI1 e DDIB/porto externo • Suporte de compressão do VESA DSC para eDP* • Aux canal para eDP* • PSR1, PSR2 e MSO (operação multisegmentada, chip no vidro) para eDP*
Tabela 9-2. Frequências portuárias
Tipo de porto Velocidade GHz
eDP* HBR3 8,1*
HBR2 5.4* DisplayPort Combinação 5,94 HDMI
HBR3 8.1 DisplayPort* (DP modo alternativo, DP sobre raio, DP nativo sobre conector USB Tipo C legado). 5.94 HDMI (HDMI nativo no conector legado)
Nota: 1. Frequências acima de 5,94 GHz podem exigir que a tensão de IO seja elevada sobre a linha de base em algumas SKUs.
9.3.2 Múltiplas configurações de exibição
Os seguintes vários modos de configuração de exibição são suportados (com software de motorista apropriado): • Display único é um modo com uma porta de exibição ativada para exibir a saída para um dispositivo de exibição. • O Display Clone é um modo com até três portas de exibição ativadas para gerar o conteúdo de exibição da mesma configuração de profundidade de cor, mas configurações de atualização e resolução potencialmente diferentes para todos os dispositivos de exibição ativos conectados.
96 Ficha de dados, Volume 1 de 2 Exibir
• O Desktop Estendido é um modo com até três portas de exibição ativadas para gerar o conteúdo com profundidade de cor potencialmente diferente, taxa de atualização e configurações de resolução em cada um dos dispositivos de exibição ativos conectados.
9.3.3 Proteção digital de conteúdo de alta largura de banda (HDCP)
HDCP é a tecnologia para proteger conteúdo de alta definição contra cópia não autorizada ou não receptivo entre uma fonte (computador, set-top boxes digitais e assim por diante) e a pia (painéis, monitor e TVs). O processador suporta proteção de conteúdo HDCP 2.2 e 1,4 em exibições com fio (HDMI*, DVI e DisplayPort*). As chaves HDCP 1.4/2.2 são integradas ao processador e os clientes não são obrigados a configurar ou manusear fisicamente as chaves.
9.3.4 DisplayPort* DisplayPort *
O DisplayPort* é uma interface de comunicação digital que usa sinalização diferencial para alcançar uma interface de ônibus de alta largura de banda projetada para suportar conexões entre PCs e monitores, projetores e exibições de TV.
Um DisplayPort* consiste em um Link Principal (4 pistas), canal auxiliar e um sinal hot- plug detect. O Main Link é um canal unidirecional, de alta largura de banda e baixa latência usado para o transporte de fluxos de dados isocronos, como vídeo e áudio não comprimidos. O Canal Auxiliar (AUX CH) é um canal bidirecional semi-duplex usado para gerenciamento de link e controle de dispositivos. O sinal Hot-Plug Detect (HPD) serve como uma solicitação de interrupção do dispositivo de pia para o dispositivo de origem.
O processador é projetado de acordo com a especificação VESA* DisplayPort*. Consulte. Section 9.1, “Suporte a tecnologias de exibição”
O modo DisplayPort* Alt de suporte DisplayPort* sobre túneis tipo-C e DP via TBT. Consulte Chapter 6, “USB-C* Sub Sistema” o suporte para o Chapter 7, “Raio™” modo DisplayPort* Alt e para o tunelamento DisplayPort*.
Figura 9-2. Exibição: Visão geral do DisplayPort*
Source Device Main Link Sink Device (Isochronous Streams) DisplayPort Tx DisplayPort Rx (Processor) AUX CH (Link/Device Managemet)
Hot‐Plug Detect (Interrupt Request)
• Suporte a ligação principal de 1, 2 ou 4 faixas de dados.
Ficha de dados, Volume 1 de 2 97 Exibir
• Aux canal para link / dispositivo de gestão. • Suporte até 36 BPP (Bit per Pixel). • Apoio SSC. • Suporte ycbcr 4:4:4, ycbcr 4:2:0, e rgb formato de cor. • Suporte MST (Transporte multi-stream). •Suporte vesa dsc 1.1. • Sincronização adaptativa.
9.3.4.1 Transporte multi-stream (MST)
• O processador suporta o transporte multi-stream (MST), permitindo que vários monitores sejam usados através de um único conector DisplayPort. • O MST não suporta simultaneamente com o DSC. • A Max MST DP apoiou a resolução.
Tabela 9-3. Resoluções de exibição e largura de banda de link para cálculos de transporte multi-fluxo (Folha 1 de 2)
Taxa de Relógio de Pixel Largura de banda Pixels por linha Linhas atualização [Hz] [MHz] link [Gbps]
640 480 60 25.2 0.76
800 600 60 40 1,20
1024 768 60 65 1,95
1280 720 60 74.25 2.23
1280 768 60 68.25 2.05
1360 768 60 85.5 2.57
1280 1024 60 108 3,24
1400 1050 60 101 3.03
1680 1050 60 119 3.57
1920 1080 60 148.5 4.46
1920 1200 60 154 4.62
2048 1152 60 156.75 4.70
2048 1280 60 174.25 5.23
2048 1536 60 209.25 6.28
2304 1440 60 218.75 6.56
2560 1440 60 241.5 7.25
3840 2160 30 262.75 7.88
2560 1600 60 268.5 8.06
2880 1800 60 337.5 10.13
3200 2400 60 497.75 14.93
3840 2160 60 533.25 16,00
4096 2160 60 556.75 16.70
4096 2304 60 605 18.15
5120 3200 60 1042.5 31.28
98 Ficha de dados, Volume 1 de 2 Exibir
Tabela 9-3. Resoluções de exibição e largura de banda de link para cálculos de transporte multi-fluxo (Folha 2 de 2)
Taxa de Relógio de Pixel Largura de banda Pixels por linha Linhas atualização [Hz] [MHz] link [Gbps]
Notas: 1. Tudo acima está relacionado à profundidade bit de 24. 2. A taxa de dados para um determinado modo de vídeo pode ser calculada como: Taxa de dados = Pixel Frequency * Bit Depth. 3. Os requisitos de largura de banda para um determinado modo de vídeo podem ser calculados como: Largura de banda = Taxa de Dados * 1,25 (para 8B/10B codificação em cima). 4. A largura de banda do link depende se os padrões forem reduzidos em branco ou não. Se o padrão não é reduzido em branco - a largura de banda esperada pode ser maior. Para mais detalhes, consulte a VESA e os padrões e diretrizes do setor para o timing do monitor de exibição de computador (DMT). Versão 1.0, Rev. 13 de fevereiro de 2013. 5. Para calcular quais são as resoluções que podem ser suportadas nas configurações do MST, siga as diretrizes abaixo: a. Identifique qual é a coluna de largura de banda de link de acordo com a resolução de exibição solicitada. b. Resumir a largura de banda para dois dos três monitores em conformidade, e certifique-se que o resultado final está abaixo de 21.6Gbps. (por exemplo: taxa de bits 4 pistas HBR2). Por exemplo: a. Encaixotado dois monitores: 3840x2160@60hz + 1920x1200@60hz = 16 + 4,62 = 20,62Gbps [suportado]. b. Encaixotado três displays: 3840x2160@30hz + 3840x2160@30hz + 1920x1080@60hz = 7,88 + 7,88 + 4,16 = 19,92Gbps [suportado].
Tabela 9-4. Resolução máxima displayport*
Padrão Linha 1 do Processador Y Linha 1 do U-Processador
DP* 4096x2304 60Hz 36bpp 4096x2304 60Hz 36bpp 5120x3200 60Hz 24bpp
DP* com DSC 5120x3200 60Hz 36bpp 5120x3200 60Hz 36bpp
Notas: 1. A resolução máxima baseia-se na implementação de 4 faixas na taxa de dados de link HBR3. 2. bpp - pouco por pixel. 3. O suporte à resolução está sujeito à disponibilidade de BW de memória.
9.3.5 Interface Multimídia de alta definição (HDMI*)
A interface multimídia de alta definição (HDMI*) é fornecida para a transmissão de sinais de áudio e vídeo digitais não comprimidos de leitores de DVD, decodificadores e outras fontes audiovisuais para televisores, projetores e outros monitores de vídeo. Ele pode transportar dados de áudio multicanal de alta qualidade e todos os formatos de vídeo eletrônicos de consumo padrão e de alta definição. A interface de exibição HDMI que conecta o processador e os dispositivos de exibição usa a transição minimizada de sinalização diferencial (TMDS) para transportar informações audiovisuais através do mesmo cabo HDMI.
A HDMI inclui três canais de comunicação separados: TMDS, DDC e o CEC opcional (controle de eletrônicos de consumo). Cec não é suportado no processador. Como mostrado na figura seguinte, o cabo HDMI transporta quatro pares diferenciais que compõem os dados tmds e canais de relógio. Esses canais são usados para transportar dados de vídeo, áudio e auxiliares. Além disso, hdmi carrega um vesa ddc. O DDC é usado por uma fonte de HDMI para determinar as capacidades e as características do dissipador.
Os dados de áudio, vídeo e auxiliares (controle/status) são transmitidos nos três canais de dados TMDS. O relógio de pixel de vídeo é transmitido no canal do relógio TMDS e é usado pelo receptor para recuperação de dados nos três canais de dados. Os sinais de
Ficha de dados, Volume 1 de 2 99 Exibir
dados de exibição digital conduzidos nativamente através do PCH são acoplados ao AC e precisam de mudança de nível para converter os sinais acoplados ao AC para os sinais digitais compatíveis com hdmi.
A interface HDMI do processador foi projetada de acordo com a interface multimídia de alta definição.
Figura 9-3. Visão geral do HDMI*
HDMI Source HDMI Sink
HDMI Tx HDMI Rx (Processor) TMDS Data Channel 0
TMDS Data Channel 1
TMDS Data Channel 2
TMDS Clock Channel
Hot‐Plug Detect
Display Data Channel (DDC)
CEC Line (optional)
• Canal DDC (Display Data Channel). • Suporte ycbcr 4:4:4, ycbcr 4:2:0, e rgb formato de cor. • Suporte até 36 BPP (Bit per Pixel).
Tabela 9-5. Resolução máxima hdmi*
Padrão Linha 1 do Processador Y Linha 1 do U-Processador
HDMI 1.4 HDMI 1,4 4Kx2K 24-30Hz 24bpp 4Kx2K 24- 4Kx2K 24-30Hz 24bpp 4Kx2K 24- 30Hz 24bpp 30Hz 24bpp
HDMI 2.0b HDMI 2.0b 4Kx2K 48-60Hz 24bpp (RGB/ 4Kx2K 48-60Hz 24bpp (RGB/ YUV444) YUV444) 4Kx2K 48-60Hz 12bpc (YUV420) 4Kx2K 48-60Hz 12bpc (YUV420)
Notas: 1. bpp - pouco por pixel. 2. O suporte à resolução está sujeito à disponibilidade de BW de memória.
9.3.6 Interface de Vídeo Digital (DVI)
O processador Digital Ports pode ser configurado para conduzir o DVI-D. A DVI utiliza o TMDS para transmitir dados do transmissor ao receptor, que é semelhante ao protocolo HDMI, exceto para o áudio e o CEC. Consulte a seção HDMI para obter mais
100 Ficha de dados, Volume 1 de 2 Exibir
informações sobre os sinais e transmissão de dados. Os sinais de dados de exibição digital conduzidos nativamente através do processador são acoplados ao AC e precisam de mudança de nível para converter os sinais acoplados ao AC para os sinais digitais compatíveis com HDMI.
Tabela 9-6. Resolução máxima do DVI apoiada
Padrão Linha de processador Y Linha de processador U
DVI 1920x1200 60Hz 24bpp 1920x1200 1920x1200 60Hz 24bpp 1920x1200 60Hz 24bpp 60Hz 24bpp
Notas: 1. bpp - pouco por pixel. 2. O suporte à resolução está sujeito à disponibilidade de BW de memória.
9.3.7 DisplayPort incorporado* (eDP*)
O DisplayPort* (eDP*) incorporado é uma versão incorporada do padrão DisplayPort* orientado para aplicações como notebook e PCs All-In-One. Como DisplayPort*, displayport incorporado* também consiste em um link principal, canal auxiliar e um sinal opcional de detectar plug-plug. • Suportado no tubo otimizado de baixa potência A • Suporte até taxa de link HBR3 • Suporte de luz de fundo pwm sinal de controle • Suporte vesa dsc (data stream compressão) •Suporte SSC • Painel Auto Atualização 1 • Painel Auto-Atualização 2 • MSO 2x2 (Operação multisegmento) • Canal Dedicado Aux • Sincronização adaptativa
Tabela 9-7. Resolução máxima do displayport incorporado
Padrão Linha 1 do Processador Y Linha 1 do U-Processador
eDP* 4096x2304 60Hz 36bpp 4096x2304 60Hz 36bpp 5120x3200 60Hz 24bpp 5120x3200 60Hz 24bpp
eDP* com DSC 5120x3200 60Hz 36bpp 5120x3200 60Hz 36bpp
Notas: 1. A resolução máxima baseia-se na implementação de 4 faixas na taxa de dados de link HBR3. 2. PSR2 apoiou até resoluções 4K. 3. bpp - pouco por pixel. 4. O suporte à resolução está sujeito à disponibilidade de BW de memória.
9.3.8 Áudio integrado
• As interfaces HDMI* e DisplayPort transportam áudio juntamente com o vídeo. • O processador suporta três fluxos de áudio de alta definição em três portas digitais simultaneamente (os controladores DMA estão em PCH).
Ficha de dados, Volume 1 de 2 101 Exibir
• O processamento integrado de áudio (DSP) é realizado pelo PCH e entregue ao processador usando os pinos de AUDIO_SDI e AUDIO_CLK de entrada. • AUDIO_SDO pino de saída é usado para levar respostas de volta para o PCH. • Suporta apenas os CODECs hdmi internos e dp.
Tabela 9-8. Formatos de áudio suportados pelo processador sobre HDMI e DisplayPort*
Formatos de áudio HDMI* DisplayPort*
AC-3 Dolby* Digital Sim Sim Dolby Digital Plus Sim Sim DTS-HD* DTS-HD* Sim Sim LPCM, 192 kHz/24 bit, 6 Canal Sim Sim Dolby TrueHD, DTS-HD Master Audio* (Formato de áudio Blu- Sim Sim Ray Disc* Lossless)
O processador continuará a suportar o fluxo silencioso. O fluxo silencioso é um recurso de áudio integrado que permite que fluxos de áudio curtos, como eventos do sistema, sejam ouvidos nos monitores HDMI* e DisplayPort*. O processador suporta fluxos silenciosos sobre as interfaces HDMI e DisplayPort em 48 kHz amostra-taxa de suporte de dois canais.
Nota: 88.2 kHz, 96 kHz, 176.4 kHz, e 192 kHz taxas de amostragem e suporte de fluxo silencioso multicanal estão sendo avaliados.
§ §
102 Ficha de dados, Volume 1 de 2 Câmera/MIPI
10 Câmera/MIPI
10.1 Suporte de tubos de câmera
Funções de tubos de câmera, como desmosaico, balanço de branco, correção de pixels de defeito, correção de nível preto, correção de gama, controle de vinheta, Conversor de Espaço de Cores frontal (CSC), processamento de cores de aprimoramento de imagem (IECP).
10.2 Mipi* CSI-2 Câmera Interconexão
O Controlador Câmera I/O fornece uma interconexão nativa/integrada aos sensores da câmera, compatível com o protocolo MIPI DPHY1.2 CSI2 V1.3. Um total de 32 (U Processor Line) e 38 (Y Processor Line) estão disponíveis para a interface da câmera suportando até 6 sensores no segmento u processador e até 7 sensores no segmento de processador Y.
Interface de transmissão de dados (referido como CSI-2) é uma interface de série diferencial unidirecional com dados e sinais de relógio; a camada física desta interface é a especificação da Aliança MIPI* para D-PHY.
A interface de controle (referida como CCI) é uma interface de controle bidirecional compatível com o padrão I²C.
Nota: A interface CSI-2 está disponível apenas na Linha de Processador Y e na Linha de Processador U.
10.2.1 Lógica de controle da câmera
A infra-estrutura da câmera suporta várias opções arquitetônicas para o controle da câmera utilizando a câmera PMIC e /ou lógica discreta. As opções de controle do IPU4 utilizam o I²C para comunicação bidirecional e GPIOs pch para conduzir várias funções de controle.
10.2.2 Módulos da câmera
A Intel mantém uma lista de fornecedores aprovada pela câmera do usuário da Intel e a lista de fornecedores aprovados pelo mundo da Intel para simplificar o design do sistema. Serviços adicionais estão disponíveis para dar suporte a opções não-AVL.
Ficha de dados, Volume 1 de 2 103 Câmera/MIPI
10.2.3 Configuração csi-2 lane
Dados portuários/ Opção de configuração Dados portuários/ Opção de configuração Relógio 1 Relógio 2
Relógio portuário d Relógio portuário d
Port D Lane 0 Port D Lane Port D Lane 0 Port D Lane 0 0 x2 X2
Port D Lane 1 Port D Lane Port D Lane 1 Port D Lane x4 1 1
Port D Lane 2 Port D Lane Pista 0 de Port C 2 x1 Pista 3 de Port D Relógio port C
Relógio portuário E
Port E Pista 0 x2 X2
Pista Port E 1
Relógio Porto F
Port F Lane 0 Port F Lane x2 X2 0
Pista 1 do Porto F
Relógio Port H Relógio Port H
Port H Lane 0 Port H Lane Port H Lane 0 Port H Lane x2 X2 0 0
Pista 1 de Port H x4 Pista 1 de Port H
Port G Lane 0 Port G Lane Pista 2 de Port H 0 x1 Pista 3 de Port H Relógio port G
Pista 0 do Porto A²
Pista 1 do Porto A² x2 X2
Pista 2 do Porto A²
Notas: 1. Na opção de configuração 1, o pino está funcionando como Port D(Dados)Pista 3, enquanto na opção de configuração 2 o pino está funcionando como Port C Clock, o mesmo se aplica a Port H Lane 3 DATA e Port G Clock. 2. Porta A disponível apenas na linha de processador Y. 3. Todas as pistas são DPHY1.2 até 2.5Gbps.
Para implementação e mais informações, entre em contato com o representante da Intel.
§ §
104 Ficha de dados, Volume 1 de 2 Descrição do sinal
11 Descrição do sinal
Este capítulo descreve os sinais do processador. Eles são dispostos em grupos funcionais de acordo com sua interface ou categoria associada. As anotações na tabela a seguir são usadas para descrever o tipo de sinal.
A descrição do sinal também inclui o tipo de buffer usado para o sinal específico (consulte a tabela a seguir).
Tabela 11-1. Terminologia das tabelas de sinal
Notação Tipo de sinal
I Pino de entrada
O Pino de saída
I/O Pino de entrada/saída bidirecional
SE Link único encerrado
Diff Link diferencial
CMOS Buffers CMOS. 1.05V- tolerante
Od Tampão aberto do dreno
LPDDR4/x Buffers LPDDR4/LPDDR4x: 1.1V-tolerantes
DDR4 Buffers DDR4: 1.2V-tolerantes
Referência ou saída analógica. Pode ser usado como uma tensão limite ou para A compensação tampão
Gti Projeção transceiver lógica sinalização tecnologia
Ref Sinal de referência de tensão
Condição de disponibilidade de sinal - com base no segmento, SKU, tipo de plataforma Disponibilidade ou qualquer outro fator
Assíncrono 1 O sinal não tem nenhuma relação de tempo com qualquer relógio de referência.
Nota: Qualificador para um tipo de buffer.
11.1 Interface de memória do sistema
11.1.1 Interface de memória DDR4
Tabela 11-2. Interface de memória DDR4 (Folha 1 de 3)
Tipo Tipo Nome do sinal Descrição Dir. de Disponibilidade tampão link
Ônibus de dados: Os sinais de DDR0_DQ[7:0][7:0]] dados interagem com os ônibus de Linha de I/O DDR4 SE DDR1_DQ[7:0][7:0]] dados SDRAM. processador U Exemplo: DDR0_DQ2[5]
Dados Strobes: Pares DDR0_DQSP[7:0] estroboscópicos de dados DDR0_DQSN[7:0] diferenciais. Os dados são Linhas de I/O DDR4 Diff DDR1_DQSP[7:0] capturados no ponto de passagem processador U DDR1_DQSN[7:0] do DQS durante as transações de leitura e escrita.
Ficha de dados, Volume 1 de 2 105 Descrição do sinal
Tabela 11-2. Interface de memória DDR4 (Folha 2 de 3)
Tipo Tipo Nome do sinal Descrição Dir. de Disponibilidade tampão link
Relógio diferencial sdram: Relógios diferenciais sinalizam DDR0_CLK_N[1:0] pares, par por classificação. O cruzamento da borda positiva de DDR0_CLK_P[1:0] Linha de DDR0_CLK_P/DDR1_CLK_P e a ODDR4Diff processador U DDR1_CLK_N[1:0] borda negativa de seu complemento DDR1_CLK_P[1:0] DDR0_CLK_N/DDR1_CLK_N são usados para provar os sinais de comando e controle no SDRAM.
Relógio Habilitar: (1 por classificação). Estes sinais são usados para: • Inicialmente inicialmente os DDR0_CKE[1:0] SDRAMs durante o power-up. Linha de ODDR4SE DDR1_CKE[1:0] • Power-down SDRAM classifica. processador U • Coloque todas as fileiras SDRAM e fora de auto-atualização durante STR (Suspendto para RAM).
Chip Select: (1 por classificação). Esses sinais são usados para DDR0_CS#[1:0] selecionar componentes Específicos Linha de ODDR4SE DDR1_CS#[1:0] do SDRAM durante o estado ativo. processador U Há um Chip Select para cada classificação SDRAM.
Em Die Termination: (1 por DDR0_ODT[1:0] Linha de classificação). Controle ativo de ODDR4SE processador U DDR1_ODT[1:0] terminação sdram.
Endereço: Esses sinais são usados para fornecer a linha multiplexada e endereço de coluna para o SDRAM. DDR0_MA[16] usa como sinal RAS# DDR0_MA[16:0] Linha de DDR0_MA[15] usa como sinal CAS# ODDR4SE processador U DDR1_MA[16:0] DDR0_MA[14] usa como sinal WE# DDR1_MA[16] usa como sinal RAS# DDR1_MA[15] usa como sinal CAS# DDR1_MA[14] usa como sinal WE#
Comando de ativação: ACT# HIGH, juntamente com CS_N DDR0_ACT # Linha de determina que os endereços de ODDR4SE DDR1_ACT # processador U sinais abaixo têm funcionalidade de comando.
Bank Group: BG[0:1] define qual grupo bancário um comando ativo, U-Processor Line lido, escrito ou pré-carga está sendo DDR0_BG[1:0] for DDP, BG[1] aplicado. ODDR4SE DDR1_BG[1:0] deve ser O BG0 também determina qual o conectado. registro do modo deve ser acessado durante um ciclo de MrS.
Endereço bancário: BA[1:0] define qual banco um comando ativo, lido, escrito ou pré-carga está sendo aplicado. O endereço do Linha de DDR0_BA[1:0] ODDR4SE DDR1_BA[1:0] banco também determina qual processador U modo o registo deve ser acessado durante um ciclo de MRS.
106 Ficha de dados, Volume 1 de 2 Descrição do sinal
Tabela 11-2. Interface de memória DDR4 (Folha 3 de 3)
Tipo Tipo Nome do sinal Descrição Dir. de Disponibilidade tampão link
Alerta: Este sinal é usado apenas no treinamento de comando. Ele Linha de DDR0_ALERT # está recebendo a bandeira de erro I DDR4 SE DDR1_ALERT # de comando e paridade de processador U endereçodurante o treinamento. O recurso CRC não é suportado.
Comandar e abordar a paridade: DDR0_PAR Linha de Estes sinais são usados para a OASE DDR1_PAR processador U verificação da paridade.
Voltagem de referência de memória para comando e DDR0_VREF_CA Linha de endereço: Consulte as diretrizes de OASE DDR1_VREF_CA processador U projeto apropriadas para detalhes de implementação.
Compensação da resistência da memória do sistema: Consulte as Linha de N/D A SE DDR_RCOMP[2:0] diretrizes de projeto apropriadas processador U para detalhes e valores de implementação.
Redefinição da memória: Consulte as diretrizes de projeto Linha de DRAM_RESET # OCMOSSE apropriadas para detalhes de processador U implementação.
Controle da porta do poder da memória do sistema: Quando o sinal é alto - regulador vtt de memória de plataforma é habilitado, Linha de OASE DDR_VTT_CTL saída alta. processador U Quando o sinal é baixo - Desativa o regulador vtt de memória da plataforma em C8 e mais profundo e S3.
11.1.2 Interface de memória LPDDR4
Tabela 11-3. Interface de memória LPDDR4 (Folha 1 de 2)
Tipo Tipo Nome do sinal Descrição Dir. de Disponibilidade tampão link
DDRA_DQ[3:0][7:0] Ônibus de dados: Os sinais de dados DDRB_DQ[3:0][7:0] interagem com os ônibus de dados Linha de SDRAM. I/O LPDDR4 SE DDRC_DQ[3:0][7:0] processadorU/Y Exemplo: DDR0_DQ2[5] DDRD_DQ[3:0][7:0]
Ficha de dados, Volume 1 de 2 107 Descrição do sinal
Tabela 11-3. Interface de memória LPDDR4 (Folha 2 de 2)
Tipo Tipo Nome do sinal Descrição Dir. de Disponibilidade tampão link
DDRA_DQSP[3:0] DDRB_DQSP[3:0] DDRC_DQSP[3:0] Dados Strobes: Pares estroboscópicos de dados diferenciais. DDRD_DQSP[3:0] Linha de Os dados são capturados no ponto de I/O LPDDR4 Diff DDRA_DQSN[3:0] processadorU/Y passagem do DQS durante as DDRB_DQSN[3:0] transações de leitura e escrita. DDRC_DQSN[3:0] DDRD_DQSN[3:0]
Relógio diferencial sdram: Relógios DDRA_CLK_N diferenciais sinalizam pares, par por DDRA_CLK_P canal e pacote. O cruzamento da DDRB_CLK_N borda positiva de DDRA_CLK_P, DDRB_CLK_P, DDRC_CLK_P, DDRB_CLK_P Linha de DDRD_CLK_P e a borda negativa de I/O LPDDR4 Diff DDRC_CLK_N processadorU/Y seu complemento DDRA_CLK_N, DDRC_CLK_P DDRB_CLK_N, DDR_C_CLKN, DDRD_CLK_N DDR_D_CLK_N são usados para DDRD_CLK_P provar os sinais de comando e controle no SDRAM.
Relógio Habilitar: (1 por classificação) Estes sinais são usados DDRA_CKE[1:0] para: • Inicialmente inicialmente os DDRB_CKE[1:0] Linha de SDRAMs durante o power-up. O LPDDR4 SE DDRC_CKE[1:0] processadorU/Y • Power-down SDRAM classifica. DDRD_CKE[1:0] • Coloque todas as fileiras SDRAM dentro e fora de auto-atualização durante STR.
Chip Select: (1 por classificação). Esses sinais são usados para DDRA_CS[1:0] selecionar componentes Específicos do DDRB_CS[1:0] SDRAM durante o estado ativo. Há um Linha de O LPDDR4 SE DDRC_CS[1:0] Chip Select para cada classificação processadorU/Y SDRAM. DDRD_CS[1:0] O sinal selecionado chip é ativo de alta.
DDRA_CA[5:0] Endereço de comando: Esses sinais DDRB_CA[5:0] são usados para fornecer o comando Linha de O LPDDR4 SE DDRC_CA[5:0] multiplexado e endereço para o processadorU/Y DDRD_CA[5:0] SDRAM.
Compensação da resistência da memória do sistema: Consulte as Linha de DDR_RCOMP[2:0] O ASE diretrizes de projeto apropriadas para processadorU/Y detalhes e valores de implementação.
Redefinição da memória: Consulte Linha de DRAM_RESET # as diretrizes de projeto apropriadas O CMOS SE processadorU/Y para detalhes de implementação.
108 Ficha de dados, Volume 1 de 2 Descrição do sinal
11.2 Reset e sinais diversos
Tabela 11-4. Reset e sinais diversos
Tipo Tipo Disponibilidad Nome do sinal Descrição Dir. de tampão e link
Sinais de configuração:Os sinais cfg têm um valor padrão de '1' se não forem encerrados no quadro. Consulte as diretrizes de design apropriadas para recomendações de retirada quando uma lógica baixa é desejada. A Intel recomenda colocar pontos de teste no quadro para pinos CFG. • CFG[0]: Stall seqüência de reset após PCU PLL bloqueio até de- Linhas de CFG[19:0] afirmado: IGtiSE — 1 = (Padrão) Operação processador U/Y Normal; Sem parar. — 0 = Barraca. • CFG[3:1]: Pista de configuração reservada. • CFG[4]: eDP habilitar: — 1 = Deficientes. — 0 = Habilitado. • CFG[19:5]: Faixas de configuração reservadas.
Compensação de resistência à Linhas de CFG_RCOMP N/D N/D SE configuração processador U/Y
Compensação da resistência do Linhas de PROC_POPIRCOMP N/D N/D SE POPIO processador U/Y
Processador Selecione: Este pino é para compatibilidade com plataformas Linhas de PROC_SELECT # futuras. Ele deve estar desconectado N/D processador U para o processador Intel ® Core TM da 10ª Geração.
11.3 Interfaces de exibição
11.3.1 Sinais incorporados de DisplayPort* (eDP*)
Tabela 11-5. Sinais incorporados do DisplayPort* (Folha 1 de 2)
Tipo Tipo Nome do sinal Descrição Dir. de Disponibilidade tampão link
DDIA_TXP[3:0] DisplayPort Transmit embutido: par diferencial. Todas as linhas de OeDPDiff DDIA_TXN[3:0] processador
DDIA_AUXP displayport auxiliar embutido: Meio duplex, Todas as linhas de OeDPDiff DDIA_AUXN canal bidirecional consistem em um par diferencial. processador
utilitário displayport incorporado: sinal de controle de saída usado para correção de brilho de monitores LCD embutidos com modulação de luz de Todas as linhas de DISP_UTILS O Async SE fundo. CMOS processador Este pino coexistirá com funcionalidade semelhante ao pino BKLTCTL existente no PCH.
Resistor de compensação DDI IO, apoiando os Todas as linhas de DP_RCOMP N/D A SE canais DP*, eDP* e HDMI*. processador
Ficha de dados, Volume 1 de 2 109 Descrição do sinal
Tabela 11-5. Sinais incorporados do DisplayPort* (Folha 2 de 2)
Tipo Tipo Nome do sinal Descrição Dir. de Disponibilidade tampão link
Nota: eDP* implementação ir juntocom sinais sideband adicionais .
11.3.2 Sinais de interface de exibição digital (DDI)
Tabela 11-6. Sinais da interface da exposição
Tipo Tipo Disponibilida Nome do sinal Descrição Dir. de tampão de link
DDIA_TXP[3:0] DDIA_TXN[3:0] Transmissão de interface de OCombo I/ODiff DDIB_TXP[3:0] exibição digital: Pares diferenciais. DDIB_TXN[3:0] Linhas de processador U/ DDIA_AUXP Display display digital Port Y. DDIA_AUXN Auxiliary: Meio duplex, canal OCombo I/ODiff DDIB_AUXP bidirecional consistem em um par DDIB_AUXN diferencial para cada canal.
11.4 Sinais USB tipo C
Tabela 11-7. Sinais USB tipo C
Tipo Nome do sinal Descrição Dir. de Disponibilidade link
TCP[2:0]_TX_P[1:0] Linhas de processador TX Data Lane. O Diff TCP[2:0]_TX_N[1:0] U/Y
TCP[3]_TX_P[1:0] Linhas de processador TX Data Lane. O Diff TCP[3]_TX_N[1:0] U
TCP[2:0]_TXRX_P[1:0] RX Data Lane, também serve como a Linhas de processador I/O Diff TCP[2:0]_TXRX_N[1:0] pista de dados TX secundária. U/Y
TCP[3] _TXRX_P[1:0] RX Data Lane, também serve como a Linhas de processador I/O Diff TCP[3] _TXRX_N[1:0] pista de dados TX secundária. U
TCP[2:0]_AUXPAD_P Linhas de processador Pista Comum AUX-PAD. I/O Diff TCP[2:0]_AUXPAD_N U/Y
TCP[3]_AUXPAD_P Linhas de processador Pista Comum AUX-PAD. I/O Diff TCP[3]_AUXPAD_N U
TC_RCOMP_P Linhas de processador N/D Diff TC_RCOMP_N Compensação de resistência tipo C. U/Y
110 Ficha de dados, Volume 1 de 2 Descrição do sinal
11.5 Sinais de interface MIPI* CSI-2
Tabela 11-8. Sinais de interface MIPI* CSI-2
Tipo Tipo Nome do sinal Descrição Dir. de Disponibilidade tampão link
CSI_A_DP[0] CSI-2 Ports A Data lane CSI-2 Y Linha de CSI_A_DN[0] Ports A Data lane processador
CSI_C_DP[0] Linhas de processador CSI_C_DN[0] U/Y
CSI_D_DP[3:0] Linhas de processador CSI_D_DN[3:0] U/Y
CSI_E_DP[1:0] DPHY Linhas de processador I Diff CSI_E_DN[1:0] DPHY U/Y CSI-2 Portas C-H Data lanes CSI_F_DP[1:0] Linhas de processador CSI_F_DN[1:0] U/Y
CSI_G_DP[0] Linhas de processador CSI_G_DN[0] U/Y
CSI_H_DP[3:0] Linhas de processador CSI_H_DN[3:0] U/Y
CSI_A_CLK_P Y Linha de CSI-2 Portas Uma pista do relógio CSI_A_CLK_N processador
CSI_C_CLK_P Linhas de processador CSI_C_CLK_N U/Y
CSI_D_CLK_P Linhas de processador CSI_D_CLK_N U/Y
CSI_E_CLK_P DPHY Linhas de processador I Diff CSI_E_CLK_N DPHY U/Y CSI-2 Portas C-H Clock lanes CSI_F_CLK_P Linhas de processador CSI_F_CLK_N U/Y
CSI_G_CLK_P Linhas de processador CSI_G_CLK_N U/Y
CSI_H_CLK_P Linhas de processador CSI_H_CLK_N U/Y
Compensação da resistência de Linhas de processador CSI_RCOMP N/D N/D SE CSI U/Y
11.6 Sinais de testabilidade
Tabela 11-9. Sinais de testabilidade (Folha 1 de 2)
Tipo Tipo Nome do Descrição Dir. tampã de Disponibilidade sinal o link
Sinaisde breakpoint e monitor dedesempenho: saídas do processador que Linhas de BPM#[3:0] indicam o status dos pontos de interrupção e I/O Gti SE processador U/Y contadores programáveis usados para monitorar o desempenho do processador.
Modo de sonda pronto: PROC_PRDY# é uma saída do processador usada por Linhas de PROC_PRDY # OOdSE ferramentas de depuração para determinar a processador U/Y prontidão de depuração do processador.
Ficha de dados, Volume 1 de 2 111 Descrição do sinal
Tabela 11-9. Sinais de testabilidade (Folha 2 de 2)
Tipo Tipo Nome do Descrição Dir. tampã de Disponibilidade sinal o link
Solicitação de modo de sonda: PROC_PREQ# é usado por ferramentas de Linhas de PROC_PREQ # IGtiSE depuração para solicitar a operação de processador U/Y depuração do processador.
Relógiodeteste: Este sinal fornece a entrada do relógio para o ônibus de teste do processador (também conhecido como porta Linhas de PROC_TCK IGtiSE de acesso de teste). Este sinal deve ser processador U/Y conduzido baixo ou permitido flutuar durante o poder na reset.
Dadosde testeem: Este sinal transfere dados de teste em série para o processador. Este Linhas de PROC_TDI IGtiSE sinal fornece a entrada em série necessária processador U/Y para o suporte de especificação jtag.
Dadosde teste: este sinal transfere dados de teste em série para fora do processador. Este Linhas de PROC_TDO OOdSE sinal fornece a saída de série necessária para processador U/Y o suporte de especificação jtag.
Teste Modo Seleto: Um sinal de suporte de Linhas de PROC_TMS especificação JTAG usado por ferramentas de IGtiSE processador U/Y depuração.
Redefinição doteste: redefine a lógica da Porta de Acesso ao Teste (TAP). Este sinal Linhas de PROC_TRST # IGtiSE deve ser conduzido baixo durante o poder na processador U/Y reset.
11.7 Sinais de erro e proteção térmica
Tabela 11-10.Sinais de erro e proteção térmica (Folha 1 de 2)
Tipo Tipo Nome do Descrição Dir. tampã de Disponibilidade sinal o link
Erro catastrófico: Este sinal indica que o sistema sofreu um erro catastrófico e não pode continuar a operar. O processador definirá esse sinal para erros de verificação de máquina não recuperáveis ou outros erros internos não Todas as linhas de CATERR # OOdSE recuperáveis. Caterr# é usado para sinalizar os processador seguintes tipos de erros: Legacy MCERRs, CATERR# é afirmado por 16 BCLKs. Ierrs legados, CATERR# permanece afirmado até o reset quente ou frio.
Interface de controle do meio ambiente da plataforma: Uma interface de banda lateral em série para o processador. Ele é usado principalmente para gerenciamento térmico, de Todas as linhas de PECI energia e de erros. Detalhes sobre as I/O PECI, SE Async processador especificações elétricas, protocolos e funções elétricas da PECI podem ser encontrados na Especificação da Interface de Controle ambiental rs-plataforma (PECI), revisão3.0.
112 Ficha de dados, Volume 1 de 2 Descrição do sinal
Tabela 11-10.Sinais de erro e proteção térmica (Folha 2 de 2)
Tipo Tipo Nome do Descrição Dir. tampã de Disponibilidade sinal o link
Processador Quente: O PROCHOT# fica ativo quando o sensor de monitoramento da temperatura do processador detecta que o processador atingiu sua temperatura GTL I Todas as linhas de PROCHOT # operacional máxima segura. Isso indica que o I/O SE OD O processador circuito de controle térmico do processador (TCC) foi ativado, se ativado. Este sinal também pode ser conduzido para o processador para ativar o TCC.
Viagem térmica: O processador protege-se do superaquecimento catastrófico pelo uso de um sensor térmico interno. Este sensor é definido bem acima da temperatura normal de operação para garantir que não haja viagens falsas. O Todas as linhas de THRMTRIP # processador interromperá todas as execuções OOdSE processador quandoa temperatura da junção exceder aproximadamente 125 °C. Isso é sinalizado para o sistema pelo pino THRMTRIP#. Consulte as diretrizes de projeto apropriadas para os requisitos de rescisão.
11.8 Sinais de sequenciamento de energia
Tabela 11-11.Sinais de sequenciamento de energia (Folha 1 de 2)
Tipo Tipo Disponibilida Nome do sinal Descrição Dir. de tampão de link
Poder do processador bom: O processador exige que este sinal de entrada seja uma indicação limpa de que as fontes de alimentação VCC e VDDQ são estáveis e dentro das especificações. Este requisito aplica-se independentemente do estado S do Linhas de PROCPWRGD processador. 'Clean' implica que o sinal ICMOSSEprocessador permanecerá baixo (capaz de afundar a U/Y corrente de vazamento), sem falhas, a partir do momento em que as fontes de alimentação são ativadas até que eles vêm dentro da especificação. O sinal deve então transição monótona para um estado elevado.
VCCST_OVERRIDE: sinal de saída do PCH para manter VCCST alimentado ON Linhas de VCCST_OVERRIDE (no caso de VCCST é desligado) para a ON/DN/Dprocessador capacidade de esteira tipo C (conectado U/Y ao VCCST_PWRGD_TCSS a bordo).
Ficha de dados, Volume 1 de 2 113 Descrição do sinal
Tabela 11-11.Sinais de sequenciamento de energia (Folha 2 de 2)
Tipo Tipo Disponibilida Nome do sinal Descrição Dir. de tampão de link
VCCST Power Good: VCCST Power Good: VCCST Power Good: O processador exige que este sinal de entrada seja uma indicação limpa de que as fontes de alimentação VCCST e VDDQ são estáveis e dentro das especificações. Este sinal deve ter um Linhas de nível válido durante os estados de VCCST_PWRGOOD ICMOSSEprocessador potência S0 e S3. 'Clean' implica que o U/Y sinal permanecerá baixo (capaz de afundar a corrente de vazamento), sem falhas, a partir do momento em que as fontes de alimentação são ativadas até que eles vêm dentro da especificação. O sinal então transição monótono para um estado elevado.
VCCST_PWRGD_TCSS: O processador exige que esse sinal de entrada seja afirmado quando o subsistema tipo-c requer manter a oferta vccst em (VCCST_OVERRIDE), mesmo quando entra em S3 - S5 estados. Este sinal começa como baixo e pode Linhas de VCCST_PWRGD_TCSS mudar a polaridade somente na entrada ICMOSSEprocessador a S3 - S5. U/Y Se necessário alternar, o nível de sinal deve sempre mudar antes da de- afirmação de VCCST_PWRGD sinal no fluxo de entrada Sx. Este sinal deve ter um nível válido durante os estados de energia S0 - S5.
Soquete Ocupado: Puxado para baixo diretamente (0 Ohms) no pacote do processador à terra. Não há conexão Linhas de com o silício do processador para este SKTOCC # N/D N/D SE processador sinal. Os designers do conselho do U/Y sistema podem usar esse sinal para determinar se o processador está presente.
VIDSOUT, VIDSCK, VIDALERT#: I:GTL/ VIDSOUT Estes sinais compreendem uma I/O O:OD interface síncrona em série de três sinais I:GTL/ Linhas de O:OD usada para transferir informações de SE processador VIDSCKgerenciamento de energia entre o O Od U/Y processador e os controladores VIDALERT #reguladores de tensão. I CMOS
11.9 Trilhos do poder do processador
Tabela 11-12.Sinais dos trilhos do poder do processador (Folha 1 de 2)
Tipo Tipo Nome do sinal Descrição Dir. tampã de Disponibilidade o link
Ferrovia de energia ON-Package VR Alimen Linha de Vcc I - IN (OPVR) tação processador De U/Y
No pacote VR (OPVR) power auxiliar Alimen Linha de Vcc I - IN_AUX ferroviário tação processador De U/Y
Linha de Vcc Agente do sistema Power Rail I Alimen - _1p8A tação processador De U/Y
114 Ficha de dados, Volume 1 de 2 Descrição do sinal
Tabela 11-12.Sinais dos trilhos do poder do processador (Folha 2 de 2)
Tipo Tipo Nome do sinal Descrição Dir. tampã de Disponibilidade o link
Trilho do poder da memória do Alimen Linha de V I - DDQ sistema tação processador De U/Y
Sustentar a tensão para modos de Linha de Vcc I Alimen - ST espera do processador tação processador De U/Y
Tensão de sustentação fechada para Alimen Linha de Vcc I - STG modos de espera do processador tação processador De U/Y
Alimen Linha de Vcc Trilhos de energia plls processador I - PLL tação processador De U/Y
Linha de Vcc Trilhos de energia plls processador I Alimen - PLL_OC tação processador De U/Y
Alfinetes de sentido de tensão de VccEM_SENSE baixa impedância isolados e baixos. PWR_ Linha de SENSE VccIN_AUX_VCCSENSE Eles podem ser usados para sentir ou processador De U/Y medir a tensão perto do silício.
Alfinetes isolados e de baixa N/D - impedância de sentido de solo. Eles Vcc _VSSSENSE podem ser usados para sentir ou GND_ Linha de IN_AUX Sentid medir o terreno de referência para o processador De U/Y VssEM_SENSE o trilho de tensão adequada perto do silício.
Tabela 11-13.Sinais de power rails pull-up do processador
Nome do sinal Descrição Dir. Tipo Disponibilidade
Trilho de energia de referência para Linha de Vcc todos os sinais legados pull-up na O Poder de STG_OUT_LGC referência processador U plataforma.
Trilho de energia de referência para a Poder de Linha de Vcc tração de sinais legados na O ST_OUT referência processador Y plataforma.
Trilho de energia de referência para JTAG/PROCHOT Signals Pull-up na Linha de O Poder de plataforma, Fornecedor do trilho de referência processador Y VccSTG_OUT potência FPGM. Linha de VCCSTG_OUT o trilho do poder. O Alimentação processador U
Trilho de energia de referência para Poder de Linha de Vcc todos os Sinais Debug/Config Pull-up O IO_OUT referência processador De U/Y na plataforma.
11.10 Sinais de solo, reservado e não crítico para funcionar (NCTF)
A seguir estão os tipos gerais de sinais reservados (RSVD) e diretrizes de conexão: • RSVD - esses sinais não devem ser conectados. • RSVD_TP - esses sinais devem ser encaminhados para um ponto de teste. • _NCTF - esses sinais não são críticos para funcionar e não devem ser conectados.
Ficha de dados, Volume 1 de 2 115 Descrição do sinal
A conexão arbitrária desses sinais com VCC, VDDQ, VSS ou qualquer outro sinal (incluindo uns aos outros) pode resultar em mau funcionamento ou incompatibilidade de componentes com processadores futuros. Consulte Section 11-14, “Gnd, RSVD e sinais NCTF”.
Para uma operação confiável, conecte sempre entradas não utilizadas ou sinais bidirecionais a um nível de sinal apropriado. Entradas altas ativas não utilizadas devem ser conectadas através de um resistor ao solo (VSS). Saídas não utilizadas podem ser deixadas desconectadas, no entanto, isso pode interferir com algumas funções do Test Access Port (TAP), complicar a sondagem de puraepura e evitar testes de varredura de limites. Um resistor deve ser usado ao amarrar sinais bidirecionais ao poder ou à terra. Ao amarrar qualquer sinal à potência ou à terra, o resistor também pode ser usado para testabilidade do sistema. Os valores resistores devem estar dentro de ±20% da impedância do traço do quadro de base, a menos que indicado de outra maneira nas directrizes apropriadas do projeto.
Tabela 11-14.Gnd, RSVD e sinais NCTF
Nome do sinal Descrição
Vss Terreno: Processador de nó no solo.
Não crítico para funcionar: Estes sinais são para confiabilidade mecânica do pacote e Vss_NCTF não devem ser conectados na placa.
RSVD RSVD Reservado: Todos os sinais que são RSVD não devem ser conectados no tabuleiro.
Reservadonão crítico para funcionar:RSVD_NCTF não devem ser conectados no RSVD_NCTF conselho.
Ponto de teste: a Intel recomenda encaminhar cada RSVD_TP para um ponto de teste acessível. A Intel pode exigir esses pontos de teste para depuração específica da RSVD_TP plataforma. Deixar esses pontos de teste inacessíveis pode atrasar a depuração pela Intel.
11.11 Processador Interno Pull-Up / Pull-Down Terminações
Tabela 11-15.Processador Interno Pull-Up / Pull-Down Terminações
Puxe para cima/ Puxe para Nome do sinal Ferroviário Valor baixo
Puxe para cima / Puxe para BPM_N[3:0] VCC 16-60 Ω baixo IO
PROC_PREQ # Puxe para cima VCCSTG 3KΩ
PROC_TDI Puxe para cima VCCSTG 3KΩ
PROC_TMS Puxe para cima VCCSTG 3KΩ
PROC_TRST # Puxe para baixo VCCSTG 3KΩ
PROC_TCK Puxe para baixo VCCSTG 3KΩ
CFG[19:0] Puxe para cima VCCIO 3KΩ
§ §
116 Ficha de dados, Volume 1 de 2 Especificações elétricas
12 Especificações elétricas
12.1 Trilhos da potência do processador
Linha de Linha do processador Rail de energia Descrição processador Y U
Entrada FIVR¹, processador IA VCCIN SVID SVID SVID SVID Cores e rail de energia gráfica
4 Componentes fivr¹, SA e PCH VccIN_AUX de entrada PCH VID PCH VID
5 VccST Sustentar o trilho do poder Fixo Fixo
Sustentar o trilho fechado do Vcc 5 Fixo Fixo STG poder
VccPLL Processador PLLs power Rail Fixo Fixo
Processador PLLs OC power VccPLL_OC³ Fixo Fixo Rail
Fixo (dependente da Trilho integrado do poder do Fixo (dependente da tec- VDDQ tecnologia de memó- controlador de memória nologia de memória) ria)
Vcc1P8A Trilho do pacote, tipo C, PCH Fixo Fixo
Notas: 1. FIVR = Regulador de tensão totalmente integrado Section 12.1.2, “Regulador integrado da tensão”referem.se. 2. Para obter detalhes sobre a RV de cada trilho, consulte as Diretrizes de Design apropriadas. 3. VccPLL_OC o trilho de energia deve ser proveniente do VDDQ VR. A conexão deve ser através de um interruptor de carga no processador Y, no processadorU, a conexão pode ser direta ou por meio de interruptor de carga, dependendo da otimização de energia desejada. 4. VccIN_AUX está tendo poucos pontos detensão definido por PCH VID . 5. VccST e VccSTG estes trilhos não são conectados ao regulador de tensão externa além disso são conectadosao trilho de poder VCC1P05 (do PCH) através de uma porta de poder.
12.1.1 Pinos de energia e terra
Todos os pinos de energia devem ser conectados aos seus respectivos aviões de potência do processador, enquanto todos os pinos VSS devem ser conectados ao plano terrestre do sistema. O uso de vários aviões de energia e terra é recomendado para reduzir a queda de I*R.
12.1.2 Regulador integrado da tensão
Devido à integração dos reguladores de tensão de plataforma no processador, o
processador tem um trilho de tensão principal (VCCIN),o PCH tem um trilho de tensão principal (VccIN_AUX)e um trilho de tensão para a interface de memória (VDDQ). O trilho de tensão VCCIN fornecerá os reguladores integrados da tensão que por sua vez regularão às tensões apropriadas para os núcleos, o esconderijo, o agente do sistema, o TCSS e os gráficos. Essa integração permite que o processador controle melhor as
tensões on-die para otimizar entre desempenho e economia de energia. O trilho VCCIN continuará a ser uma tensão baseada em VID com uma linha de carga semelhante ao trilho de tensão principal em processadores anteriores.
Ficha de dados, Volume 1 de 2 117 Especificações elétricas
12.1.3 V CC Voltage Identification (VID) VCC Voltage Identification (VID)
O processador usa três sinais para a interface de IDentification de tensão em série (SVID) para suportar a seleção automática de tensões. A tabela VID especifica o nível de tensão correspondente ao valor vid de 8 bits transmitido sobre vid serial. Um '1' nesta tabela refere-se a um nível de alta tensão e um '0' refere-se a um nível de baixa tensão. Se o circuito de regulação de tensão não puder fornecer a tensão solicitada, o regulador de tensão deve desativar-se. Os tipos de buffer de sinais VID são os seguintes: entrada de dados-GTL, saída de dados-OD, CLK saída-OD, entrada de alerta-CMOS. Tabela Section 12-14, “Especificações do CMOS Signal Group DC” de referência para as Section 12-15, “GTL Signal Group e especificações open drain signal group DC” especificações dc e tabela para gtl/ od buffer dc especificações. Os códigos VID serão alternados devido a alterações de temperatura e/ou carga atual, a fim de minimizar a potência da peça. Uma escala da tensão Table 12-1, “Processador Vccem modo ativo e ocioso DC Tensão e especificações atuais”é fornecida dentro. As especificações são definidas para que um regulador de tensão possa operar com todas as frequências suportadas.
Os valores individuais do vid do processador podem ser definidos durante a fabricação para que dois dispositivos na mesma frequência de núcleo do ia do processador possam ter configurações vid padrão diferentes. Isso é mostrado nos valores da faixa vid em Table 12-1, “Processador Vccem modo ativo e ocioso DC Tensão e especificações atuais”. O processador fornece a capacidade de operar durante a transição para um VID adjacente e sua tensão associada. Isso representará uma mudança dc na linha de carga.
12.2 Especificações dc
As especificações do processador DC nesta seção são definidas nos pinos de sinal do processador, a menos que indicado de outra forma. • As especificações dc para os sinais LPDDR4/LPDDR4x/DDR4 estão listadas na seção deEspecificações De Voltagem e Atual. • A seção de Voltagem e Especificações Atuais lista as especificações dc para o processador e são válidas apenas durante as especificações de reunião para temperatura de junção, frequência do relógio e tensões de entrada. Leia todas as notas associadas a cada parâmetro. • As tolerâncias de AC para todos os trilhos incluem transientes de tensão e ondulação de tensão reguladora de tensão até 1MHz. Consulte orientações adicionais para cada trilho.
118 Ficha de dados, Volume 1 de 2 Especificações elétricas
12.2.1 Especificações do processador Power Rails DC
12.2.1.1 Vccem especificações DC
Tabela 12-1. Processador Vccem modo ativo e ocioso DC Tensão e especificações atuais (Folha 1 de 2)
Unida Símbolo Parâmetro Segmento Mínimo: Típico Máximo Nota¹ de
Faixa de tensão para o modo Tensão Todos 0 — 2.0 V 1,2,3, operacional do 7,12 processador
Linha de IccMAX IccMAX processador U 4,6,7,1 Máximo (15W) —— 70A1 (Processador U) Processador ICC 4-Core GT2 4-Core GT2
Linha de IccMAX IccMAX processador U 4,6,7,1 Máximo (15W) —— 55A1 (Processador U) Processador ICC 2-Core GT2 2-Core GT2
Linha de 4,6,7,1 ICCMAX Icc MAX processador Y (9W) Processador —— 49A1 (Processador Y) máximo ICC 4-Core GT2 4-Core GT2
Corrente Consulte o térmica do processador projeto (TDC) Icc ——— A9 TDC Icc TDC para o apropriado processador Diretrizes de projeto VccNO trilho de energia PS0, PS1 — — ±20 (±20) Mv 3, 6, 8 TOB VCC Tolerância à TOBVCC tensão PS2, PS3 ±35 ±35 ±35
Tolerância à PS0, PS1 ±15 ±15 Mv 3, 6, 8 Ondulação ondulação PS2, PS3 ±30 ±30 ±30
Inclinação da Linha de 0— mΩ 10,13,1 linha de carga processador U 2 MΩ 4,15 dentro da capacidade do DC_LL laço do Linha de — mΩ 10,13,1 regulamento de processador Y 0 2 MΩ 4,15 VR (<=3KHz)
Linha de mΩ 10,13,1 — — 4,2 AC Loadline 3 processador U MΩ 4 AC_LL3 (>=3KHz) Linha de — — mΩ 10,13,1 processador Y 4.7 MΩ 4
Max Overshoot T_OVS_TDP_MA tempo TDP / — — — 500 Μs X modo vírus
V_OVS Máximo de ultrapassagem — — — 10 % TDP_MAX/ no modo TDP/ VIRUS_MAX vírus
Ficha de dados, Volume 1 de 2 119 Especificações elétricas
Tabela 12-1. Processador Vccem modo ativo e ocioso DC Tensão e especificações atuais (Folha 2 de 2)
Unida Símbolo Parâmetro Segmento Mínimo: Típico Máximo Nota¹ de
Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela são baseadas em estimativas e simulações ou dados empíricos. Essas especificações serão atualizadas com dados caracterizados de medições de silício em uma data posterior. 2. Cada processador é programado com um valor máximo de identificação de tensão válido (VID) que é definido na fabricação e não pode ser alterado. Os valores máximos individuais vid são calibrados durante a fabricação de tal forma que dois processadores na mesma freqüência podem ter configurações diferentes dentro da faixa VID. Observe que isso difere do VID empregado pelo processador durante um evento de gerenciamento de energia (Monitor Térmico Adaptativo, Tecnologia Intel SpeedStep Aprimorada ou estados de baixa potência). 3. Os requisitos de especificação de tensão são medidos em Vcc_SENSE e Vss_SENSE o mais próximo possível do processador. a medição precisa ser executada com um limite de largura de banda de 20MHz no osciloscópio, 1,5 pF capacidade máxima de sonda e impedância mínima de 1Mohm. O comprimento máximo do fio à terra na sonda deve ser inferior a 5 mm. Garantir que o ruído externo do sistema não seja acoplado à sonda osciloscópio. 4. Processador VccEM VR para ser projetado para suportar eletricamente esta corrente. 5. Processador VccEM VR para ser projetado para suportar termicamente esta corrente indefinidamente. 6. Confiabilidade a longo prazo não pode ser assegurada se tolerância, ondulação e parâmetros de ruído do núcleo são violados. 7. Confiabilidade de longo prazo não pode ser assegurada em condições acima ou abaixo dos limites funcionais Max/Min. 8. A PSx refere-se ao estado de poder regulador de tensão, conforme estabelecido pelo protocolo SVID. 9. Consulte o Intel Platform Design Studio (iPDS) para o VCC mínimo, típico e máximo permitido por uma determinada corrente e corrente de design térmico (TDC). 10. LL medido em pontos de sentido. 11. A coluna Typ representa o IccMAX para aplicação comercial, não é uma especificação - é uma caracterização de amostras limitadas usando um conjunto limitado de benchmarks que podem ser ultrapassados. 12. Gama de tensão operacional em estado estável. 13. Os valores das especificações ll não devem ser excedidos. Se for ultrapassado, espera-se penalidade de potência, desempenho e confiabilidade. 14. A Linha de Carga (AC/DC) deve ser medida pela ferramenta VRTT e programada de acordo através das opções de configuração de substituição da Linha de Carga BIOS. A programação DA Linha de Carga BIOS ac/DC afeta diretamente as tensões operacionais (AC) e as medições de energia (DC). Um projeto superior da placa com uma linha de carga mais rasa do AC pode melhorar no poder, no desempenho e nas térmicas comparados às placas projetadas para a impedância do POR. 15. O valor ideal dependerá do design e da carga de trabalho da plataforma VR.
12.2.1.2 Especificações Vcc1p8A DC Tabela 12-2. Processador Vcc1p8A Fornecimento DC Tensão e especificações atuais
Unidad Símbolo Parâmetro Segmento Mínimo: Típico Máximo Notas1,2 e
Tensão do pacote Vcc Todos — 1.8 — V 1,3 1p8A (especificação dc)
Icc Corrente máxima para o trilho Linha de MAX_1p8A ——700 Mãe 1 1p8A processador U Linha de 500 Mãe processador Y ——
TOB Vcc1p8A Tolerância Vcc 1p8A Todos AC+DC:± 5% % 1,3,4
Ondulação Tolerância à ondulação Todos — — 90 Mv 1 Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela são baseadas em estimativas e simulações ou dados empíricos. Essas especificações serão atualizadas com dados caracterizados de medições de silício em uma data posterior. 2. Confiabilidade de longo prazo não pode ser assegurada em condições acima ou abaixo dos limites funcionais Max/Min. 3. Os requisitos de especificação de tensão são medidos em Vcc_SENSE e Vss_SENSE o mais próximo possível do processador. a medição precisa ser executada com um limite de largura de banda de 20MHz no osciloscópio, 1,5 pF capacidade máxima de sonda e impedância mínima de 1Mohm. O comprimento máximo do fio à terra na sonda deve ser inferior a 5 mm. Garantir que o ruído externo do sistema não seja acoplado à sonda osciloscópio. 4. Para a tensão menos de 1v TOB será 50mv.
120 Ficha de dados, Volume 1 de 2 Especificações elétricas
12.2.1.3 VccIN_AUX especificações dc
Tabela 12-3. VccIN_AUX fornecer tensão DC e especificações atuais
Unid Símbolo Parâmetro Segmento Mínimo: Típico Máximo Nota¹ ade
Linha de V 1,3,4 processador U 01.8 — Vcc in_AUX Linha de V 1,3,4 processador Y 01,651.8
Linha de processador U (15W) 0— 32 4-Core GT2 4-Core GT2
Linha de Máximo processador U ICCMAX VccIN_AUX (15W) 0— 32 A1 Icc 2-Core GT2 2-Core GT2
Linha de processador Y (9W) 0— 22 4-Core GT2 4-Core GT2
Orçamento U -Linha de TOBVCC de tolerância processador — — AC+DC: -10/+5 % 1,3,6 à tensão
Linha de — — AC+DC:± 7,5 % 1,3,6 processador Y
VOS VOS Superação Todos — — — — 1,95 V 7 de tensão
TVOS TVos Tempo de Todos ———— 5Nos7 ultrapas- Linha de — — 5.9 AC Loadline processador Y 3 (<1MHz) Linha de — — processador U 4.9 AC_LL mΩ MΩ 4,5 Linha de — — processador Y 6.5 AC Loadline 2 (1-40MHz) Linha de — — processador U 8.0
Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela são baseadas em estimativas e simulações ou dados empíricos. Essas especificações serão atualizadas com dados caracterizados de medições de silício em uma data posterior. 2. Confiabilidade de longo prazo não pode ser assegurada em condições acima ou abaixo dos limites funcionais Max/Min. 3. Os requisitos de especificação de tensão são medidos em Vcc_SENSE e Vss_SENSE o mais próximo possível do processador. a medição precisa ser executada com um limite de largura de banda de 20MHz no osciloscópio, 1,5 pF capacidade máxima de sonda e impedância mínima de 1Mohm. O comprimento máximo do fio à terra na sonda deve ser inferior a 5 mm. Garantir que o ruído externo do sistema não seja acoplado à sonda osciloscópio. 4. A impedância máxima permitida entre 1MHz-40MHz é inferior a LL3. Cumprir com a meta de impedância recomendada para evitar o acoplamento de preocupações com ruído. 5. Os valores LL3 são para referência. deve ainda encontrar a especificação da tolerância da tensão. 6. Os valores orçamentais de tolerância à tensão incluem ondulações. 7. Superação com tensão máxima de 2.13V é permitido se ele sustentado por menos de 500us. 8. Este trilho pode ser conectado a1.65v. 9. VccIN_AUX está tendo poucos pontos detensão definido por PCH VID .
Ficha de dados, Volume 1 de 2 121 Especificações elétricas
12.2.1.4 VDDQ DC Especificações
Tabela 12-4. Controlador de memória (VDDQ)Fornecimento DC Tensão e especificações atuais
Unida Símbolo Parâmetro Segmento Mínimo: Típico Máximo Nota¹ de
VDDQ (LPDDR4/x) Tensão de fornecimento V DDQ (LPDDR4/ de I/O do processador Todos Typ-5% 1.1 Typ+5% V 3,4,5 x) para LPDDR4/x Tensão de fornecimento V DDQ (DDR4) V de I/O do processador Todos Typ-5% 1.2 Typ+5% V 3,4,5 DDQ (DDR4) para DDR4
TOB VDDQ TOB Tolerância VDDQ Todos AC+DC:± 5% % 3,4,6 VDDQ Max Current para V Linha de A 2 Icc MAX_VDDQ DDQ —— 3 (LPDDR4/x) Rail (LPDDR4/x) processador Y Linha de ——3.5 processador U
Icc MAX_VDDQ Max Current para VDDQ Rail Linha de (DDR4) ——3.5 (DDR4) (DDR4) processador U (DDR4) (D
Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela são baseadas em estimativas e simulações ou dados empíricos. Essas especificações serão atualizadas com dados caracterizados de medições de silício em uma data posterior. 2. A corrente fornecida aos módulos DIMM não está incluída nesta especificação. 3. Inclui o erro AC e DC, onde o ruído ac é largura de banda limitada a menos de 100 MHz, medido em pinos de embalagem. 4. Nenhuma exigência sobre a repartição do AC versus dc ruído. 5. Os requisitos de especificação de tensão são medidos em Vcc_SENSE e Vss_SENSE o mais próximo possível do processador. a medição precisa ser executada com um limite de largura de banda de 20MHz no osciloscópio, 1,5 pF capacidade máxima de sonda e impedância mínima de 1Mohm. O comprimento máximo do fio à terra na sonda deve ser inferior a 5 mm. Garantir que o ruído externo do sistema não seja acoplado à sonda osciloscópio. 6. Para a tensão menos de 1v TOB será 50mv.
12.2.1.5 Especificações vccST DC
Tabela 12-5. Vcc Sustain (VccST)Fornecimento DC Tensão e especificações atuais
Unida Símbolo Parâmetro Segmento Mínimo: Típico Máximo Notas 1,2 des
Tensão de fornecimento do Todas as linhas de Vcc — 1.025 — V 3 ST processador Vcc processador Sustain
TobST Tolerância vccST Todos AC+DC:± 5% % 3 e 5
MAX_ST do Max Current para Linha de processador U — — 800 Mãe 4 Tpi VccST Linha de processador Y — — 300 Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela são baseadas em estimativas e simulações ou dados empíricos. Essas especificações serão atualizadas com dados caracterizados de medições de silício em uma data posterior. 2. Confiabilidade de longo prazo não pode ser assegurada em condições acima ou abaixo dos limites funcionais Max/Min. 3. Os requisitos de especificação de tensão são medidos em Vcc_SENSE e Vss_SENSE o mais próximo possível do processador. a medição precisa ser executada com um limite de largura de banda de 20MHz no osciloscópio, 1,5 pF capacidade máxima de sonda e impedância mínima de 1Mohm. O comprimento máximo do fio à terra na sonda deve ser inferior a 5 mm. Garantir que o ruído externo do sistema não seja acoplado à sonda osciloscópio. 4. A especificação máxima doicc MAX_ST é preliminar e baseada na estimativa inicial pré-silício e está sujeita a alterações. 5. Para a tensão menos de 1v TOB será 50mv.
122 Ficha de dados, Volume 1 de 2 Especificações elétricas
Tabela 12-6. Vcc Sustain Gated (VccSTG)Fornecimento DC Tensão e especificações atuais
Unida Símbolo Parâmetro Segmento Mínimo: Típico Máximo Notas 1,2 des
Tensão de fornecimento do Vcc Todos — 1.025 — V 3 STG processador Vcc Sustain
TOBSTG Tolerância vccSTG Todos AC+DC:± 5% % 3 e 5
MAX_STG do Max Current para U -Linha de Mãe 4 Icc Vcc — — 150 STG processador
Linha de processador —— 60 Y Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela são baseadas em estimativas e simulações ou dados empíricos. Essas especificações serão atualizadas com dados caracterizados de medições de silício em uma data posterior. 2. Confiabilidade de longo prazo não pode ser assegurada em condições acima ou abaixo dos limites funcionais Max/Min. 3. Os requisitos de especificação de tensão são medidos em Vcc_SENSE e Vss_SENSE o mais próximo possível do processador. a medição precisa ser executada com um limite de largura de banda de 20MHz no osciloscópio, 1,5 pF capacidade máxima de sonda e impedância mínima de 1Mohm. O comprimento máximo do fio à terra na sonda deve ser inferior a 5 mm. Garantir que o ruído externo do sistema não seja acoplado à sonda osciloscópio. 4. A especificação máxima doicc MAX_ST é preliminar e baseada na estimativa inicial pré-silício e está sujeita a alterações. 5. Para a tensão menos de 1v TOB será 50mv.
12.2.1.6 Especificações VccPLL DC
Tabela 12-7. Processador PLL (VccPLL)Fornecimento DC Tensão e especificações atuais
Unida Símbolo Parâmetro Segmento Mínimo: Típico Máximo Notas1,2 de
Tensão de fornecimento Vcc Todos — 1.025 — V 3 PLL pll (especificação DC)
TOBCCPLL Tolerância PLL_OC Vcc Todos AC+DC:± 5% % 3,4
Linha de —— processador U MAX_VCCPLL do Max Current para VccPLL Mãe Rail 90 Icc Linha de —— processador Y
Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela são baseadas em estimativas e simulações ou dados empíricos. Essas especificações serão atualizadas com dados caracterizados de medições de silício em uma data posterior. 2. Confiabilidade de longo prazo não pode ser assegurada em condições acima ou abaixo dos limites funcionais Max/Min. 3. Os requisitos de especificação de tensão são medidos em Vcc_SENSE e Vss_SENSE o mais próximo possível do processador. a medição precisa ser executada com um limite de largura de banda de 20MHz no osciloscópio, 1,5 pF capacidade máxima de sonda e impedância mínima de 1Mohm. O comprimento máximo do fio à terra na sonda deve ser inferior a 5 mm. Garantir que o ruído externo do sistema não seja acoplado à sonda osciloscópio. 4. Para a tensão menos de 1v TOB será 50mv.
Tabela 12-8. Processador PLL_OC (VccPLL_OC) Fornecimento DC Tensão e especificações atuais (Folha 1 de 2)
Unidad Símbolo Parâmetro Segmento Mínimo: Típico Máximo Notas1,2 e
PLL_OC tensão da VccPLL_OC fonte Todos — V DDQ —V3 (especificação dc)
TOB CCPLL_OC TolerânciaPLL_OC Vcc Todos AC+DC:± 5% % 3,4
Ficha de dados, Volume 1 de 2 123 Especificações elétricas
Tabela 12-8. Processador PLL_OC (VccPLL_OC) Fornecimento DC Tensão e especificações atuais (Folha 2 de 2)
Linha de ——160 processador U Icc Max Current para Mãe 5 Vcc Rail MAX_VCCPLL_OC PLL Linha de ——170 processador Y
Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela são baseadas em estimativas e simulações ou dados empíricos. Essas especificações serão atualizadas com dados caracterizados de medições de silício em uma data posterior. 2. Confiabilidade de longo prazo não pode ser assegurada em condições acima ou abaixo dos limites funcionais Max/Min. 3. Os requisitos de especificação de tensão são medidos em Vcc_SENSE e Vss_SENSE o mais próximo possível do processador. a medição precisa ser executada com um limite de largura de banda de 20MHz no osciloscópio, 1,5 pF capacidade máxima de sonda e impedância mínima de 1Mohm. O comprimento máximo do fio à terra na sonda deve ser inferior a 5 mm. Garantir que o ruído externo do sistema não seja acoplado à sonda osciloscópio. 4. Para a tensão menos de 1v TOB será 50mv. 5. Os valores icc max dependem de tensão VDDQ=1.1V.
124 Ficha de dados, Volume 1 de 2 Especificações elétricas
12.2.2 Processador interfaces especificações DC
12.2.2.1 Especificações DDR4 DC Tabela 12-9. Especificações ddr4 signal group DC (Folha 1 de 2)
Linha de processador U Unida Símbolo Parâmetro Notas1 des Mínimo: Típico Máximo
V IL V Entrada de baixa tensão 0.75* 0,68*Vddq IL — V 2, 3, 4 Vddq 0,68 * Vddq
V IH V Entrada de alta tensão 0.82* 0.75* IH — V 2, 3, 4 Vddq Vddq
R Resistência à retirada do Buffer ON_UP (DQ) 25 — 60 Ω 5,12 de Dados
R Resistência de retirada do Buffer ON_DN (DQ) 26 — 75 de Dados
RODT (DQ) Resistência equivalente à terminação on-die para sinais de 25 — Oi-Z Ω 6, 12 dados
V Ponto de trabalho on-die ODT (DC) 0.7* 0.75* 0.8* terminação DC (motorista V 12 Vddq Vddq Vddq definido para receber o modo)
R Resistência do pull-up do ON_UP (CK) 25 — 60 Ω 5, 12 amortecedor do relógio
R Resistência do pull-down do ON_DN (CK) 25 — 75 Ω 5, 12 amortecedor do pulso de disparo
R Resistência de pull-up do Tampão ON_UP (CMD) 23 — 50 Ω 5, 12 de Comando
R Resistência de pull-down do ON_DN (CMD) 24 — 57 Ω 5, 12 tampão de comando
R Resistência de pull-up do Buffer ON_UP (CTL) 23 — 50 Ω 5, 12 de Controle
R Resistência de pull-down do ON_DN (CTL) 24 — 57 Ω 5, 12 buffer de controle
RON_UP Resistência do controle do controle da porta do poder de 45 — 125 Ω — (SM_PG_CNTL1) memória do sistema
R ON_DN Resistência do controle da porta do controle da porta do poder de 40 — 130 Ω — (SM_PG_CNTL1) memória do sistema
EuLI Corrente de vazamento de entrada (DQ, CK) 0 V 0 V — — 1.1 Mãe — 0,2* Vddq 0,2 * Vddq 0,8* Vddq 0,8 * Vddq
DDR0_VREF_DQ Tensão de saída VREF DDR1_VREF_DQ Trainable V DDQ /2 Trainable V — VDDQ/2 DDR_VREF_CA
SM_RCOMP[0] Resistência com comando COMP 99 100 101 Ω 8
SM_RCOMP[1] Resistência ao COMP de dados 99 100 101 Ω 8
SM_RCOMP[2] Resistência oDT COMP 99 100 101 Ω 8
Ficha de dados, Volume 1 de 2 125 Especificações elétricas
Tabela 12-9. Especificações ddr4 signal group DC (Folha 2 de 2)
Linha de processador U Unida Símbolo Parâmetro Notas1 des Mínimo: Típico Máximo
Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela aplicam-se a todas as frequências do processador. As especificações de tempo dependem apenas da frequência operacional do canal de memória e não da frequência máxima de classificação. 2. VIL é definido como o nível máximo de tensão em um agente receptor que será interpretado como um baixo valor lógico. 3. VIH é definido como o nível mínimo de tensão em um agente receptor que será interpretado como um valor lógico de alto valor. 4. VIH e VOH podem experimentar excursões acima do VDDQ. No entanto, os condutores de sinal de entrada devem cumprir as especificações de qualidade do sinal. 5. Puxe para cima/para baixo resistência após compensação (assumindo ±5% de imprecisão comp). Nota: O treinamento de energia BIOS pode alterar esses valores significativamente com base na margem/troca de energia. 6. ODT valoriza após COMP (assumindo ±5% de imprecisão). Bios MRC pode reduzir a força ODT para. 7. Os valores mínimos e máximos para esses sinais são programáveis pela BIOS para um dos dois conjuntos. 8. SM_RCOMP[x] resistência deve ser fornecida no conselho do sistema com 1% de resistores. SM_RCOMP[x] resistores são para VSS. Os valores são estimativas pré-silício e estão sujeitos a alterações. 9. SM_DRAMPWROK deve ter um máximo de 15 ns subir ou cair o tempo sobre VDDQ * 0,30 ± 100 mV e a borda deve ser monotônica. 10. SM_VREF é definido como VDDQ/2 para DDR4/LPDDR4. 11. A tolerância ron é preliminar e pode estar sujeita a alterações. 12. A escala de Max-min está correta mas o ponto center é sujeito à mudança durante o treinamento do carregador de MRC. 13. O processador pode ser danificado se o VIH exceder a tensão máxima por longos períodos.
12.2.2.2 Especificações LPDDR4/x DC Tabela 12-10.Lpddr4/x Signal Group DC Especificações (Folha 1 de 2)
Linha de processador De U/Y Símbolo Parâmetro Unidades Notas1 Mínimo: Típico Máximo
V Entrada de baixa tensão 0.2* IL — 0,08 Vddq V 2, 3, 4 Vddq *
V Entrada de alta tensão 0.2* IH 0,35 — V 2, 3, 4 * Vddq Vddq
R Resistência à retirada do 25 60 ON_UP (DQ) — Ω 5,12 Buffer de Dados (LP4x:23) (LP4x:58)
R Resistência de retirada do 25 72 ON_DN (DQ) — Ω 5,12 Buffer de Dados (LP4x:26) (LP4x:85)
R Resistência equivalente à ODT (DQ) 28 terminação on-die para sinais — Oi-Z Ω 6, 12 (LP4x:26) de dados
V Ponto de trabalho on-die 0,2* Vddq ODT (DC) 0,15*Vddq 0,25*Vddq terminação DC (motorista definido para receber o (LP4x: V 10 (LP4x: 0,25* (LP4x:0,35* modo) 0.3* Vddq) Vddq) Vddq)
R Resistência do pull-up do 24 60 ON_UP (CK) — Ω 5, 12 amortecedor do relógio (LP4x:30) (LP4x:59)
R Resistência do pull-down do ON_DN (CK) 92 amortecedor do pulso de 28 — Ω 5, 12 (LP4x:94) disparo
R Resistência de pull-up do ON_UP (CMD) 26 — 50 Ω 5, 12 Tampão de Comando
R Resistência de pull-down do 22 ON_DN (CMD) — 67 Ω 5, 12 tampão de comando (LP4x:20)
R Resistência de pull-up do ON_UP (CTL) 26 — 50 Ω 5, 12 Buffer de Controle
126 Ficha de dados, Volume 1 de 2 Especificações elétricas
Tabela 12-10.Lpddr4/x Signal Group DC Especificações (Folha 2 de 2)
Linha de processador De U/Y Símbolo Parâmetro Unidades Notas1 Mínimo: Típico Máximo
R Resistência de pull-down do 22 ON_DN (CTL) — 67 Ω 5, 12 buffer de controle (LP4x:20)
RON_UP Resistência do controle do controle da porta do poder de N/D — N/D Ω N/D (SM_VTT_CTL1) memória do sistema
R ON_DN Resistência do controle da porta do controle da porta do N/D — N/D Ω N/D (SM_VTT_CTL1) poder de memória do sistema
EuLI Corrente de vazamento de entrada (DQ, CK) 0 V 0 V — — 1 Mãe — 0,2* V DDQ 0,2 * VDDQ 0,8* V DDQ 0,8 * VDDQ DDR0_VREF_DQ Tensão de saída VREF DDR1_VREF_DQ Trainable V — DDR_VREF_CA
SM_RCOMP[0] Resistência com comando 99 100 101 Ω 8 COMP
SM_RCOMP[1] Resistência ao COMP de 99 100 101 Ω 8 dados
SM_RCOMP[2] Resistência oDT COMP 99 100 101 Ω 8
Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela aplicam-se a todas as frequências do processador. As especificações de tempo dependem apenas da frequência operacional do canal de memória e não da frequência máxima de classificação. 2. VIL é definido como o nível máximo de tensão em um agente receptor que será interpretado como um baixo valor lógico. 3. VIH é definido como o nível mínimo de tensão em um agente receptor que será interpretado como um valor lógico de alto valor. 4. VIH e VOH podem experimentar excursões acima do VDDQ. No entanto, os condutores de sinal de entrada devem cumprir as especificações de qualidade do sinal. 5. Puxe para cima/para baixo resistência após compensação (assumindo ±5% de imprecisão comp). Observe que o treinamento de energia BIOS pode alterar esses valores significativamente com base na margem/troca de energia. 6. ODT valoriza após COMP (assumindo ±5% de imprecisão). BIOS MRC pode reduzir a força do ODT 7. Os valores mínimos e máximos para esses sinais são programáveis pela BIOS para um dos dois conjuntos. 8. SM_RCOMP[x] resistência deve ser fornecida no conselho do sistema com 1% de resistores. SM_RCOMP[x] resistores são para VSS. Os valores são estimativas pré-silício e estão sujeitos a alterações. 9. SM_DRAMPWROK deve ter um máximo de 15 ns subir ou cair o tempo sobre VDDQ * 0,30 ± 100 mV e a borda deve ser monotônica. 10. SM_VREF é definido como VDDQ/2 para DDR4/LPDDR4. 11. A tolerância ron é preliminar e pode estar sujeita a alterações. 12. A escala de Max-min está correta mas o ponto center é sujeito à mudança durante o treinamento do carregador de MRC. 13. O processador pode ser danificado se o VIH exceder a tensão máxima por longos períodos.
12.2.2.3 Especificações de Interface de Exibição Digital (DDI) DC
Tabela 12-11.Especificações do Grupo de Interface de Tela Digital DC (DP/HDMI) (Folha 1 de 2)
Símbolo Parâmetro Mínimo: Típico Máximo Unidades Notas1
V IL VIL Aux Input Baixa Tensão — — 0.8 V
V IH VIH Aux Input Alta Tensão 2,25 — 3.6 V
Ficha de dados, Volume 1 de 2 127 Especificações elétricas
Tabela 12-11.Especificações do Grupo de Interface de Tela Digital DC (DP/HDMI) (Folha 2 de 2)
Símbolo Parâmetro Mínimo: Típico Máximo Unidades Notas1
VOL V OL DDIB_TXC[3:0] Saída de baixa tensão DDIC_TXC[3:0] Saída de baixa — — 0,25* Vcc V1,2 tensão IO DDID_TXC[3:0] Saída de baixa tensão
V OH VOH DDIB_TXC[3:0] Saída de alta tensão DDIC_TXC[3:0] Saída de alta tensão 0,75 * VCCIO —— V 1,2 DDID_TXC[3:0] Saída de alta tensão
Z Dc Diferencial Tx Impedance TX-DIFF-DC Z TX- 100 — 120 Ω DIFF-DC Notas: 1. VccIO depende do segmento. 2. Os níveis VOL e VOH dependem do nível escolhido pela Plataforma.
12.2.2.4 Especificação de DisplayPort* (eDP*) DC incorporada Tabela 12-12.especificações incorporadas do DisplayPort* (eDP*) Group DC
Símbolo Parâmetro Mínimo: Típico MáximoUnidades
VOL eDP_DISP_UTIL saída de baixa tensão — — 0.1*VccIO V
V OH eDP_DISP_UTIL produção de alta tensão 0,9 * VccIO —— V
RUP eDP_DISP_UTIL pull-up interno 45 — — Ω
RPARA BAIXO eDP_DISP_UTIL pull-down interno 45 — — Ω
128 Ficha de dados, Volume 1 de 2 Especificações elétricas
12.2.2.5 MIPI* CSI-2 D-Phy Receptor DC Especificações Tabela 12-13.MIPI* CSI-2 D-Phy HS Receptor DC Especificações
Unidade Símbolo Parâmetro Mínimo: Típico Máximo Notas s
V HS de tensão de modo comum recebe CMRX (DC) 70 — 330 Mv 1,2 modo
——70Mv3 VIDTH Limite de entrada diferencial alto ——40Mv4
VIDTL Limite de entrada diferencial baixo -70 — — Mv 3 -40 — — Mv 4
VIHHS Entrada de ponta de ponta de ponta — — 460 Mv 1 V Entrada de ponta de ponta de baixa ILHS -40 — — Mv 1 tensão
VTERMO-PT Limite de rescisão de sufim para o HS — — 450 Mv
ZID ZID Impedância de entrada diferencial 80 100 125 Ω Notas: 1. Excluindo possível interferência adicional de RF de 100mV pico sine onda além de 450MHz. 2. Este valor de tabela inclui uma diferença de solo de 50mV entre o transmissor e o receptor, a tolerância estátática do nível do modo comum e variações abaixo de 450MHz. 3. Para dispositivos que suportam taxas de dados < 1,5 Gbps. 4. Para dispositivos que suportam as taxas de dados > 1,5 Gbps. 5. Sinais Associados: MIPI* CSI2: Consulte a MIPI® Especificação D-PHY da Aliança 1.2.
12.2.2.6 Especificações cmos dc
Tabela 12-14.Especificações do CMOS Signal Group DC
Símbolo Parâmetro Mínimo: Máximo Unidades Notas1
V IL VIL Entrada de baixa tensão — Vcc*0,3 Vcc*0,3 V 2, 5
V IH VIH Entrada de alta tensão Vcc*0,7 Vcc*0,7 — V 2, 4, 5
RON R ON Buffer na resistência 20 70 Ω - Eu LI Corrente de vazamento de insumos — ±150 ±150 μA μA 3 ±150
Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela aplicam-se a todas as frequências do processador. 2. O Vcc referido nestas especificações refere-se a Instantaneous VccST /IO. 3. Para VIN entre "0" V e VccST. Medido quando o motorista é tri-indicado. 4. VIH pode experimentar excursões acima VccST. No entanto, os condutores de sinal de entrada devem cumprir as especificações de qualidade do sinal. 5. N/A.
12.2.2.7 Especificação GTL e OD DC Tabela 12-15.GTL Signal Group e especificações open drain signal group DC
Unidad Símbolo Parâmetro Mínimo: Máximo Notas1 es
V Entrada baixa tensão (TAP, exceto IL — 0,6* Vcc V 2, 5 PROC_JTAG_TCK, PROC_JTAG_TRST#)
V Entrada de alta tensão (TAP, exceto IH 0,72* Vcc — V 2, 4, 5 PROC_JTAG_TCK, PROC_JTAG_TRST#)
V Entrada de baixa tensão IL — 0,3* Vcc V 2, 5 (PROC_JTAG_TCKPROC_JTAG_TRST#)
Ficha de dados, Volume 1 de 2 129 Especificações elétricas
Tabela 12-15.GTL Signal Group e especificações open drain signal group DC
Unidad Símbolo Parâmetro Mínimo: Máximo Notas1 es
V Entrada de alta tensão IH 0,7* Vcc — V 2, 4, 5 (PROC_JTAG_TCKPROC_JTAG_TRST#)
VHYSTERESIS Tensão da histerese 0,2* Vcc — V -
RON R ON Buffer na Resistência (TDO) 7 17 Ω -
VIL Entrada de baixa tensão (outro GTL) — 0,6* Vcc V 2, 5
VIH Entrada de alta tensão (outro GTL) 0,72* Vcc — V 2, 4, 5
RON Buffer na Resistência (BPM) 12 28 Ω -
RON Buffer na Resistência (outro GTL) 16 24 Ω -
EuLI Corrente de vazamento de insumos — ±150 μA 3 Notas: 1. Salvo indicação em contrário, todas as especificações desta tabela aplicam-se a todas as frequências do processador. 2. O Vcc referido nestas especificações refere-se a Instantaneous VccST /IO. 3. Para VIN entre 0V e Vcc. Medido quando o motorista é tri-indicado. 4. VIH e VOH podem experimentar excursões acima do Vcc. No entanto, os condutores de sinal de entrada devem cumprir as especificações de qualidade do sinal. 5. N/A.
12.2.2.8 Características peci dc
A interface PECI opera em uma tensão nominal definida pela VccST. O conjunto de especificações elétricas dc mostrado na tabela a seguir é usado com dispositivos normalmente operando a partir de um fornecimento de interface VccST.
Os níveis nominais do VccST variam entre as famílias do processador. Todos os dispositivos PECI operarão no nível VccST determinado pelo processador instalado no sistema.
Tabela 12-16.Limites elétricos peci dc
Símbolo Definição e condições Mínimo: Máximo Unidades Notas1
Rup Resistência interna da tração para cima 15 45 Ω 3
Vem Intervalo de tensão de entrada -0.15 VccST + 0,15 V -
V histerese Histerese 0.1 * Vcc ST — V - V IL Tensão de baixa borda de entrada 0,275 * 0,525 * V - VccST VccST V IH Tensão de alta borda de entrada 0.550 *Vcc 0,725 * V - ST VccST
Cônibus Capacitance da barra-ônibus por nó — 10 Pf -
Cpad Capacidade da almofada 0.7 1.8 Pf - Ileak000 vazamento atual @ 0V — 0.25 Mãe -
Ileak100 vazamento atual @ Vcc ST — 0.15 Mãe - Ileak100
Notas: 1. A VccST fornece a interface PECI. O comportamento peci não afeta as especificações vccST min/max. 2. A especificação de vazamento se aplica a dispositivos alimentados no ônibus PECI. 3. O PECI buffer interno puxar para cima resistência medida em 0,75 * VccST.
130 Ficha de dados, Volume 1 de 2 Especificações elétricas
Histerese do dispositivo da entrada
Os amortecedores de entrada em ambos os modelos de clientes e hospedeiros devem usar um design de entrada acionado por Schmitt para maior imunidade de ruído. Use a seguinte figura como um guia para o projeto do amortecedor da entrada.
Figura 12-1. Histerese do dispositivo da entrada
VTTD
Maximum VP PECI High Range
Minimum VP Minimum Valid Input Hysteresis Signal Range
Maximum VN
Minimum VN PECI Low Range
PECI Ground
12.3 Conexão da Porta de Acesso ao Teste (TAP)
Devido aos níveis de tensão suportados por outros componentes na lógica da Porta de Acesso ao Teste (TAP), a Intel recomenda que o processador seja o primeiro na cadeia TAP, seguido por quaisquer outros componentes dentro do sistema. Um buffer de tradução deve ser usado para se conectar ao resto da cadeia, a menos que um dos outros componentes seja capaz de aceitar uma entrada da tensão apropriada. Duas cópias de cada sinal podem ser necessárias com cada condução um nível de tensão diferente.
O processador suporta padrões Boundary Scan (JTAG) IEEE 1149.1-2001 e IEEE 1149.6-2003.
12.3.1 Especificações de qualidade do sinal de memória do sistema
As especificações de qualidade do sinal para sinais diferenciais são incluídas como parte das especificações de DC e especificações de CA. Vários cenários foram simulados para gerar um conjunto de diretrizes de layout.
§ §
Ficha de dados, Volume 1 de 2 131 Especificações mecânicas do pacote
13 Especificações mecânicas do pacote
13.1 Atributos mecânicos do pacote
A Linha de ProcessadorU/Y usa uma tecnologia Flip Chip disponível em um pacote Ball Grid Array (BGA). A tabela a seguir fornece uma visão geral dos atributos mecânicos do pacote.
Tabela 13-1. Atributos mecânicos do pacote
Linha de processador Y U- Linha de processador encapsulamento Parâmetro 4 Núcleo GT2 4/2 Núcleo GT2
Tipo do Flip Chip Ball Grid Array Flip Chip Ball Grid Array encapsulamento
Matriz da grade da esfera Matriz da grade da esfera Interconexão Tecnologia de (BGA) (BGA) pacotes Sem chumbo Sim Sim
Retardador de chama Sim Sim halogenado livre
Composição da esfera SAC405 SAC405 SAC405 SAC405 de solda
Contagem de bola/ 1377 1526 pino
Esferas de canto de 11 bolas por canto, 9@A1 4 a 6 bolas por canto NCTF Configuração do Padrão de matriz de pacote Bolas em qualquer lugar Bolas em qualquer lugar grade
Capacitores do lado Sim (250um altura máxima) Sim (250um altura máxima) da terra
Die Side Capacitors Não Não
Pacote 2 Dice Multi-Chip Pacote 2 Dice Multi-Chip Configuração do dado (MCP) (MCP)
Tamanho nominal do 26.5x18.5 mm 50x25 mm pacote Dimensões de Z-altura 0,936 ± 0,088 1.197 ± 0,096 pacotes Min Ball/Pin pitch Min 0,43 mm 0,65 mm Ball / Pin pitch
13.2 As especificações de carregamento e pressão do pacote
A Intel definiu os limites máximos totais de carga compressiva que podem ser aplicados ao pacote para as seguintes SKUs. Este valor não deve ser ultrapassado pelo projeto do sistema.
132 Ficha de dados, Volume 1 de 2 Especificações mecânicas do pacote
13.2.1 Especificações de carregamento do pacote
Carga normal Suposições mínimas de estática máxima Suposições da encapsulamento espessura do PCB [mm/ Notas (dados placa de apoio mils] preliminares)
Linha de 10 NÃO 0.7-0.9\28-36 1,2,3,6,7,8,9 processador Y 5 NÃO 0.6 \ 24 1,2,3,6,7,8,9
Linha de 15 NÃO 0.8-1.2 \32-47 1,2,3,5,6,7,8,9 processador U
Notas: 1. A solução térmica anexar mecanismo não deve induzir estresse contínuo para o pacote. Ele só pode aplicar uma carga uniforme para o dado para manter uma interface térmica. 2. Esta especificação aplica-se à carga compressiva uniforme no perpendicular do sentido à superfície superior dos dies. A carga deve ser centrada no centro da morte do processador. 3. Esta especificação é baseada em testes limitados para caracterização de design. 4. Todos os valores são valores pré-silício e estão sujeitos a alterações. 5. A placa de apoio também é aceitável, se desejar. 6. Devem ser feitas considerações para garantir que o carregamento estático estável do estado nos pacotes não exceda os limites recomendados. O carregamento estático excessivo do estado constante pode induzir rachaduras da esfera da solda especial durante um período de tempo tendo por resultado uma taxa de falha mais elevada. 7. Esta carga compressiva estática não deve ser excedida, portanto, a tolerância do pacote e as tolerâncias da solução térmica (incluindo o mecanismo de anexa) devem ser levadas em conta ao calcular ou medir a carga estática no pacote. 8. Um projeto ideal da solução térmica aplicaria uma carga tão uniforme como possível em todas as mortes a fim aperfeiçoar o desempenho térmico e minimizar o risco mecânico. 9. O suporte estrutural térmico deve ser anexado à placa-mãe (como placa de apoio ou bloco) ou incorporado à base do sistema, quando aplicável.
13.2.2 Especificações de pressão contra o dado
Uma métrica mais relevante para o carregamento concentrado é escolhida pela Intel com base na física de não avaliar o risco de dano de morte devido à solução térmica habilitação.
A pressão compressiva estática refere-se à pressão estável do estado a longo prazo o dado da solução térmica após a montagem do sistema está completa.
Pressão compressiva transitória refere-se à pressão sobre os dados a qualquer momento durante os procedimentos de montagem/desmontagem de solução térmica. Outros procedimentos do sistema, como reparo/retrabalho, também podem causar carregamento de alta pressão no dado e devem ser avaliados para garantir que esses limites não sejam ultrapassados.
Métrica: Esta métrica é a pressão sobre uma área de 2mmx2mm.
Tabela 13-2. Especificações de carregamento do pacote
Pressão compressiva estática¹ Pressão compressiva transitória¹ encapsulamento [PSI] [PSI]
Linha de processador 800 800 Y
Linha de processador 800 800 U
Nota: Esta é a carga e pressão que foi testado pela Intel para um único ciclo de montagem. Esta métrica é a pressão sobre 2mm² (2mm x 2mm) área.
Ficha de dados, Volume 1 de 2 133 Especificações mecânicas do pacote
13.3 Especificações de armazenamento de pacotes
Parâmetro Descrição Mín. Max Notas
A temperatura de armazenamento de dispositivos não operacionais. Danos (latentes ou não) podem ocorrer quando Armazenamento absoluto de T submetidos a esta temperatura por -25 °C 125 °C 1, 2, 3 qualquer período de tempo no saco de barreira de umidade selado Intel Original e / ou caixa.
O limite de temperatura de armazenamento ambiente (na mídia de transporte) para o Armazenamento sustentado T período de tempo sustentado, conforme -5 °C 40 °C 1, 2, 3 especificado abaixo no saco de barreira de umidade selado Intel Original e / ou caixa.
A umidade relativa de armazenamento máximo do dispositivo para o período de RH ARMAZENAMENTO tempo sustentado, conforme especificado 60% @ 24 °C 1, 2, 3 SUSTENTADO abaixo no saco de barreira de umidade selado Intel Original e / ou caixa.
Dispositivos sensíveis à umidade: 60 meses Tempo máximo: associado à vida útil do da data do selo do
ARMAZENAMENTOSUSTENTADO cliente na bolsa de barreira de umidade NA saco; Dispositivos 1, 2, 3 DO TEMPO selada Intel Original e/ou caixa. sensíveis à não- umidade: 60 meses a partir da data do lote
Notas: 1. Oarmazenamento absoluto do T aplica-se ao componente un-montado somente e não se aplica aos meios de transporte, aos sacos da barreira da umidade ou ao dessecant. Refere-se a um dispositivo componente que não está montado em uma placa ou soquete que não deve ser conectado eletricamente a uma referência de tensão ou sinais de I/O. 2. As temperaturas especificadas são baseadas em dados coletados. A classificação do nível de umidade JEDEC, J-DST-020 e as práticas de manuseio associadas aplicam-se a todos os dispositivos sensíveis à umidade removidos do saco de barreira de umidade. 3. Os limites de temperatura de armazenamento anexados ao post board não são especificados para placas da marca Não Intel. Consulte o fabricante da placa para especificações do armazenamento.
§ §
134 Ficha de dados, Volume 1 de 2 CPU e IDs de dispositivo
14 CPU e IDs de dispositivo
14.1 CPUID
A identificação e a marcha do processador podem ser identificadas pelo seguinte
Tabela 14-1. Formato CPUID
Tipo do Família Modelo Código Número Identificaç Campo Reservado Reservado processad estendida estendido familiar do modelo ão de piso or
Bits 31:28 27:20 19:16 15:14 13:12 11:8 7:4 3:0
conteúdo de registro:
Tabela 14-2. Identificação de componentes
SKU CPUID
Y/U Y/U 0x706E5
• A Família Estendida, Bits [27:20] são usados em conjunto com o Código da Família, especificado em Bits[11:8], para indicar se o processador pertence à família processador Intel386™, Intel486™, Pentium®, Pentium 4 ou Intel® Core™. • O Modelo Estendido, Bits [19:16] em conjunto com o Número do Modelo, especificado em Bits [7:4], são usados para identificar o modelo do processador dentro da família do processador. • O Código familiar corresponde aos Bits [11:8] do registro EDX após o RESET, Bits [11:8] do registro EAX após a instrução CPUID ser executada com um 1 no registro EAX e o campo de geração do registro de identificação do dispositivo acessível através do Scan de limite. • O número do modelo corresponde aos Bits [7:4] do registro EDX após o RESET, Bits [7:4] do registro EAX após a instrução CPUID ser executada com um 1 no registro EAX e o campo modelo do registro de identificação do dispositivo acessível através da varredura de limites. • O Stepping ID in Bits [3:0] indica o número de revisão desse modelo. • Quando o EAX é inicializado para um valor de '1', a instrução CPUID retorna o modelo estendido, modelo estendido, tipo de processador, código familiar, número de modelo e valor de identificação de piso no registro EAX. Observe que o valor de assinatura do processador EDX após o reset é equivalente ao valor de saída de assinatura do processador no registro EAX.
Os parâmetros de descritor de Cache e TLB são fornecidos nos registros EAX, EBX, ECX e EDX após a instrução CPUID ser executada com um 2 no registro EAX.
Ficha de dados, Volume 1 de 2 135 CPU e IDs de dispositivo
14.2 Cabeçalho de configuração PCI
Cada função compatível com PCI tem um cabeçalho de Table 14-3, “Cabeçalho de configuração PCI” configuração pci padrão, como mostrado em . Isso inclui registros obrigatórios (Bold) para determinar qual motorista carregar para o dispositivo. Alguns desses registros definem valores de identificação para a função PCI, que são descritos neste capítulo.
Tabela 14-3. Cabeçalho de configuração PCI
Byte3 Byte2 Byte1 Byte0 Endereço
Identificação do fornecedor ID do dispositivo 00h (0x8086)
Status Comando 04h
Código de classe Id de revisão 08h
Tamanho da linha Bist Tipo de cabeçalho Cronista de latência 0Ch 0Ch do cache
Registo de Endereço base0 (BAR0) 10h
Registo de Endereço base1 (BAR1) 14h
Registo de Endereço base2 (BAR2) 18h
Registo de Endereço base3 (BAR3) 1Ch 1Ch
Registo de Endereço base4 (BAR4) 20h
Registo de Endereço base5 (BAR5) 24h
Identificação do fornecedor Id subsistema (0x7270) 28h subsistema (0x8086)
Endereço base rom de expansão 2Ch 2Ch
Ponteiro das Reservado 30h capacidades
Reservado 34h
Linha de Latência Máxima Min Grant Interrompe o pino 3ch interrupção
Tabela 14-4. Identificação do dispositivo de host (DID0)
Plataforma ID do dispositivo
Y Processador 2 Núcleos 0x8A00h
Processador U 2 Núcleos 0x8A02h
Processador Y 4 Núcleos 0x8A10h
Processador U 4 Núcleos 0x8A12h
Tabela 14-5. Outra identificação do dispositivo (Folha 1 de 2)
Linha de Ônibus / Dispositivo / Dispositivo FEZ processador Função
Consulte documentos Gráficos Todos 0 / 2 / 0 relacionados
Uip Y, U 0 / 5 / 0 0x8A19
TBT_PCIe0 Todos 0 / 7 / 0 0x8A1D
TBT_PCIe1 Todos 0 / 7 / 1 0x8A1F
136 Ficha de dados, Volume 1 de 2 CPU e IDs de dispositivo
Tabela 14-5. Outra identificação do dispositivo (Folha 2 de 2)
Linha de Ônibus / Dispositivo / Dispositivo FEZ processador Função
TBT_PCIe2 Todos 0 / 7 / 2 0x8A21
TBT_PCIe3 Todos 0 / 7 / 3 0x8A23
Gna Todos 0 / 8 / 0 0x8A11
ITH ITH Todos 0 / 9 / 0 0x8A29
USB xHCI Y, U 0 / 13 / 0 0x8A13
USB xDCI Y, U 0 / 13 / 1 0x8A15
TBT DMA0 Todos 0 / 13 / x [2-7] 0x8A0D
TBT DMA1 Todos 0 / 13 / x [2-7] 0x8A17
§ §
Ficha de dados, Volume 1 de 2 137