Verfahren Zum Auslesen Von Speicherzellen Mit Unterschiedlichen

(19) *DE102012108545A120130404*

(10) DE 10 2012 108 545 A1 2013.04.04

(12) Offenlegungsschrift

(21) Aktenzeichen: 10 2012 108 545.5 (51) Int Cl.: G11C 16/26 (2013.01) (22) Anmeldetag: 13.09.2012 (43) Offenlegungstag: 04.04.2013

(30) Unionspriorität: (74) Vertreter: 10-2011-0098809 29.09.2011 KR Kuhnen & Wacker Patent- und Rechtsanwaltsbüro, 85354, Freising, DE (71) Anmelder: Samsung Electronics Co., Ltd., Suwon City, (72) Erfinder: Kyungki, KR Joo, Sang-Hyun, Gyeonggi-do, KR; Song, Kiwhan, Seoul, KR; Lee, Ju Seok, Seoul, KR; Choi, Kiwhan, Gyeonggi-do, KR

Die folgenden Angaben sind den vom Anmelder eingereichten Unterlagen entnommen

(54) Bezeichnung: Verfahren zum Auslesen von Speicherzellen mit unterschiedlichen Schwellwertspannungen ohne Änderung der Wortleitungsspannung, sowie nicht-flüchtige Speichervorrichtung, die dieses verwendet

(57) Zusammenfassung: Ein Soft-Decision-Leseverfahren einer nichtflüchtigen Speichervorrichtung enthält Empfan- gen eines Soft-Decision-Lesebefehls, Anlegen einer Lese- spannung (Vwl2), eine ausgewählte Wortleitung (WL), Vorla- den von Bitleitungen (BL), die jeweils mit ausgewählten Spei- cherzellen (A, B, C) der ausgewählten Wortleitung (WL) verbunden sind, kontinuierliches Abtasten von Zuständen der ausgewählten Speicherzellen (A, B, C). Die vorgeladenen Spannungen der Bitleitungen (BL) und die an die ausgewähl- te Wortleitung (WL) gelieferte Lesespannung (Vwl2) werden nicht variiert während des Abtasten von Zuständen der aus- gewählten Speicherzellen (A, B, C). DE 10 2012 108 545 A1 2013.04.04

Beschreibung

QUERVERWEIS AUF VERWANDTE ANMELDUNG

[0001] Es wird die Priorität der am 29. September 2011 eingereichten koreanischen Patentanmeldung, deren Gesamtheit hierin durch Inbezugnahme aufgenommen wird, beansprucht gemäß 35 U. S. C § 119.

HINTERGRUND

[0002] Beispielhafte Ausführungsformen beziehen sich auf nichtflüchtige Speichervorrichtungen mit Speicher- zellen, die jeweils eine variable Schwellwertspannung besitzen.

[0003] Halbleiterspeicher werden angesehen als die vielleicht grundlegendsten mikroelektronischen Kompo- nenten eines digitalen logischen Systementwurfs, wie z. B. von Computer und Mikroprozessor-basierenden Anwendungen, die von Satelliten bis zu Unterhaltungselektronik reichen. Daher helfen Fortschritte bei der Herstellung von Halbleiterspeichern einschließlich Verfahrensverbesserungen und Technologieentwicklungen durch Skalieren für höhere Dichten und höhere Geschwindigkeiten, Leistungsstandards für andere digitale Logikfamilien zu etablieren.

[0004] Halbleiterspeichervorrichtungen schließen zum Beispiel flüchtige Schreib-Lese-Speicher (RAMs) und nichtflüchtige Speichervorrichtungen mit ein. In dem Fall der flüchtigen RAMs wird Logikinformation typischer- weise gespeichert entweder durch Festlegen des Logikzustands eines bistabilen Flip-Flops, wie z. B. bei einem statischen Schreib-Lese-Speicher (SRAM), oder durch Aufladen eines Kondensators wie bei einem dynami- schen Schreib-Lese-Speicher (ERAM). In beiden Fällen werden Daten gespeichert und können ausgelesen werden solange Strom angelegt ist, und gehen verloren, wenn die Spannungsversorgung ausgeschaltet wird; daher fallen sie in die Kategorie der flüchtigen Speicher.

[0005] Nichtflüchtige Speicher, wie z. B. ein maskenprogrammierter Nur-Lese-Speicher (MROM), ein programmierbarer Nur-Lese-Speicher (PROM), ein löschbarer programmierbarer Nur-Lese-Speicher (EPROM) und ein elektrisch löschbarer programmierbarer Nur-Lese-Speicher (EEPROM) sind in der Lage, gespeicherte Daten zu halten, selbst wenn die Spannungsversorgung abgeschaltet wird. Das Datenspeicherverfahren des nichtflüchtigen Speichers kann permanent oder umprogrammierbar sein in Abhängigkeit von der verwendeten Herstellungstechnologie. Nichtflüchtige Speicher werden verwendet für Programm- und Mikrocode-Spei- cher bei einer Vielzahl von Anwendungen in der Computer-, der Luftfahrtelektronik-, der Telekommunikations- und der Unterhaltungselektronikindustrie. Eine Kombination von flüchtigen und nichtflüchtigen Einzelchip-Spei- cherbetriebsarten ist außerdem verfügbar bei Vorrichtungen wie z. B. einem nichtflüchtigen SRAM (nvSRAM) zur Verwendung in Systemen, die einen schnellen, programmierbaren nichtflüchtigen Speicher erfordern. Zu- sätzlich haben sich dutzende von speziellen Speicherarchitekturen herausgebildet, die irgendeine zusätzliche Logikschaltung enthalten zum Optimieren ihrer Leistungsfähigkeit für anwendungsspezifische Aufgaben.

[0006] In nichtflüchtigen Speichern können jedoch ein MROM, ein PROM und ein EPROM nicht von einem System selbst gelöscht und beschrieben werden, so dass es nicht einfach ist für einen üblichen Benutzer, gespeicherte Inhalte zu aktualisieren. Andererseits kann ein EEPROM elektrisch gelöscht oder beschrieben werden. Die Anwendung des EEPROM hat sich erweitert auf einen Hilfsspeicher oder auf Systemprogrammie- rung, bei denen kontinuierliche Aktualisierungen benötigt werden (z. B. Flash-EEPROM).

KURZFASSUNG

[0007] Ein Aspekt von Ausführungsformen des erfinderischen Konzepts ist gerichtet auf ein Soft-Decisi- on-Ausleseverfahren einer nichtflüchtigen Speichervorrichtung. Das Soft-Decision-Ausleseverfahren umfasst Empfangen eines Soft-Decision-Auslesebefehls; Anlegen einer Lesespannung an eine ausgewählte Wortlei- tung, Vorladen von Bitleitungen, die jeweils mit ausgewählten Speicherzellen der ausgewählten Wortleitung verbunden sind; und kontinuierliches Abtasten von Zuständen der ausgewählten Speicherzellen, wobei die vorgeladenen Spannungen der Bitleitungen und die an die ausgewählte Wortleitung angelegte Lesespannung nicht variiert werden während des Abtastens von Zuständen der ausgewählten Speicherzellen.

[0008] Ein weiterer Aspekt von Ausführungsformen des erfinderischen Konzepts ist gerichtet auf eine nicht- flüchtige Speichervorrichtung mit einem Speicherzellenarray mit Speicherzellen, die an Kreuzungspunkten von Wortleitungen und Bitleitungen angeordnet sind; einer Zeilenauswahlschaltung, die konfiguriert ist zum Treiben einer ausgewählten von den Wortleitungen; und einer Lese/Schreib-Schaltung mit Speicherseitenpuffern, die

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KURZE BESCHREIBUNG DER FIGUREN

[0009] Die obigen und andere Aufgaben und Merkmale werden anschaulich anhand der Beschreibung, die mit Bezug auf die begleitenden Zeichnungen folgt, wobei sich in den verschiedenen Figuren durchgehend gleiche Bezugsziffern auf gleiche Teile beziehen außer es ist anders spezifiziert.

[0010] Fig. 1 ist ein Diagramm zum Beschreiben eines Ausleseverfahrens einer nichtflüchtigen Speichervor- richtung gemäß einer Ausführungsform des erfinderischen Konzepts.

[0011] Fig. 2 ist ein Blockschaltplan, der schematisch eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts darstellt.

[0012] Fig. 3 ist ein Diagramm, das schematisch ein Speicherzellenarray mit einer All-Bit-Line-Speicherarchi- tektur oder einer Odd-Even-Speicherarchitektur darstellt.

[0013] Fig. 4 ist ein Blockschaltplan, der schematisch einen Speicherseitenpuffer gemäß einer Ausführungs- form des erfinderischen Konzepts darstellt.

[0014] Fig. 5 ist ein Diagramm, das Schwellwertspannungsverteilungen einer nichtflüchtigen Speichervorrich- tung darstellt, die 2-Bit-Daten pro Zelle speichert.

[0015] Fig. 6 ist ein Diagramm zum Beschreiben eines Programmierverfahrens einer nichtflüchtigen Speicher- vorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts.

[0016] Fig. 7 ist ein Zeitablaufdiagramm zum Beschreiben einer Verifikationsoperation einer nichtflüchtigen Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts.

[0017] Fig. 8 ist ein Blockschaltplan, der schematisch eine nichtflüchtige Speichervorrichtung gemäß einer weiteren Ausführungsform des erfinderischen Konzepts darstellt.

[0018] Fig. 9 ist ein Diagramm, das schematisch einen Booster in Fig. 8 gemäß einer Ausführungsform des erfinderischen Konzepts darstellt.

[0019] Fig. 10 ist ein Diagramm zum Beschreiben eines Programmierverfahrens einer nichtflüchtigen Spei- chervorrichtung gemäß einer weiteren Ausführungsform des erfinderischen Konzepts.

[0020] Fig. 11 ist ein Zeitablaufdiagramm zum Beschreiben einer Verifikationsoperation einer nichtflüchtigen Speichervorrichtung gemäß einer weiteren Ausführungsform des erfinderischen Konzepts.

[0021] Fig. 12 ist ein Diagramm zum Beschreiben eines Programmierverfahrens zum Verringern von Wort- leitungskopplung.

[0022] Fig. 13 ist ein Diagramm, das die mit Speicherzellen einer n-ten Wortleitung verknüpften Schwell- wertspannungsverteilungen darstellt bevor und nachdem Wortleitungskopplung verursacht wird beim Program- mieren von Speicherzellen einer (n + 1)-ten Wortleitung.

[0023] Fig. 14 ist ein Diagramm, das alle Schwellwertspannungsverteilungen in Fig. 13 mit gekoppelten und ungekoppelten Speicherzellen darstellt.

[0024] Fig. 15 ist ein Zeitablaufdiagramm zum Beschreiben einer Datenwiederherstellungsausleseoperation einer nichtflüchtigen Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts.

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[0025] Fig. 16 ist ein Diagramm zum Beschreiben eines 2-Bit-Soft-Decision-Ausleseverfahrens.

[0026] Fig. 17 ist ein Diagramm zum Beschreiben eines 3-Bit-Soft-Decision-Ausleseverfahrens.

[0027] Fig. 18 ist ein Diagramm zum Beschreiben einer Soft-Decision-Ausleseoperation einer nichtflüchtigen Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts.

[0028] Fig. 19 ist ein Diagramm zum Beschreiben einer Soft-Decision-Ausleseoperation einer nichtflüchtigen Speichervorrichtung gemäß einer weiteren Ausführungsform des erfinderischen Konzepts.

[0029] Fig. 20 ist ein Diagramm zum Beschreiben einer Soft-Decision-Ausleseoperation einer nichtflüchtigen Speichervorrichtung gemäß noch einer weiteren Ausführungsform des erfinderischen Konzepts.

[0030] Fig. 21 ist ein Blockschaltplan, der schematisch eine nichtflüchtige Speichervorrichtung gemäß noch einer weiteren Ausführungsform des erfinderischen Konzepts darstellt.

[0031] Fig. 22 ist ein Blockschaltplan, der schematisch ein Speichersystem mit einer nichtflüchtigen Speicher- vorrichtung gemäß Ausführungsformen des erfinderischen Konzepts darstellt.

[0032] Fig. 23 ist ein Blockschaltplan, der schematisch einen Speichercontroller in Fig. 22 darstellt.

[0033] Fig. 24 ist ein Blockschaltplan, der schematisch ein Festkörperlaufwerk darstellt, welches eine nicht- flüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts verwendet.

[0034] Fig. 25 ist ein Blockschaltplan, der schematisch ein Mobiltelefonsystem darstellt, bei dem eine nicht- flüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts verwendet wird.

[0035] Fig. 26 ist ein Blockschaltplan, der schematisch eine Speicherkarte darstellt, bei der eine nichtflüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts verwendet wird.

[0036] Fig. 27 ist ein Blockschaltplan, der schematisch eine digitale Fotokamera darstellt, bei der eine nicht- flüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts verwendet wird.

[0037] Fig. 28 ist ein Diagramm, das verschiedene Systeme darstellt, bei denen eine Speicherkarte aus Fig. 27 verwendet wird.

[0038] Fig. 29 ist ein Blockschaltplan, der schematisch ein Bildsensorsystem darstellt, bei dem eine nicht- flüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts angewendet wird.

DETAILLIERTE BESCHREIBUNG

[0039] Das erfinderische Konzept wird im Folgenden genauer beschrieben mit Bezug auf die begleitenden Zeichnungen, in denen Ausführungsformen des erfinderischen Konzepts gezeigt sind. Dieses erfinderische Konzept kann jedoch in vielen verschiedenen Formen ausgebildet sein und sollte nicht auf die hier ausgeführten Ausführungsformen beschränkt aufgefasst werden. Vielmehr sind diese Ausführungsformen so vorgesehen, dass diese Offenbarung durchgehend und vollständig sein wird, und sie werden den Fachleuten den Umfang des erfinderischen Konzepts vollständig vermitteln. In den Zeichnungen können die Größe und relative Größen von Schichten und Bereichen zum Zwecke der Klarheit übertrieben sein. Gleiche Bezugszeichen beziehen sich durchgehend auf gleiche Elemente. Es wird selbstverständlich sein, dass obwohl die Begriffe erster/erste/ erstes, zweiter/zweite/zweites, dritter/dritte/drittes usw. hier verwendet werden können zum Beschreiben von verschiedenen Elementen, Komponenten, Bereichen, Schichten und/oder Abschnitten, diese Elemente, Kom- ponenten, Bereiche, Schichten und/oder Abschnitte nicht durch diese Begriffe beschränkt sein sollen. Diese Begriffe werden nur verwendet zum Unterscheiden eines Elementes, einer Komponente, eines Bereichs, einer Schicht oder eines Abschnittes von einem anderen Bereich, einer anderen Schicht oder einem anderen Ab- schnitt. Somit könnte ein unten beschriebenes erstes Element, eine unten beschriebene erste Komponente, ein unten beschriebener erster Bereich, eine unten beschriebene erste Schicht oder ein unten beschriebener erster Abschnitt als ein zweites Element, eine zweite Komponente, ein zweiter Bereich, eine zweite Schicht oder ein zweiter Abschnitt bezeichnet werden ohne von den Lehren des erfinderischen Konzepts abzuweichen.

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[0040] Räumlich relative Begriffe wie z. B. „unterhalb”, „unter”, „tiefer”, „unterhalb”, „über”, „oberhalb” und dergleichen können hier der Einfachheit der Beschreibung halber verwendet werden zum Beschreiben des Ver- hältnisses eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder einem anderen Merkmal (anderen Merkmalen) wie in den Figuren dargestellt. Es wird selbstverständlich sein, dass räum- lich relative Begriffe so gedacht sind, dass sie verschiedene Orientierungen der Vorrichtungen in Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung umfassen. Wenn zum Beispiel die Vorrichtung in den Figuren umgedreht ist, würden als „unter” oder „unterhalb” oder „darunter” von anderen Elementen oder Merkmalen beschriebene Elemente „über” den anderen Elementen oder Merkmalen orientiert sein. Somit können die beispielhaften Begriffe „unter” und „darunter” sowohl eine Orientierung darüber und darunter umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90° gedreht oder in anderen Orien- tierungen) und die räumlich relativen Beschreibungen, die hier verwendet werden, können dementsprechend interpretiert werden. Zusätzlich wird es selbstverständlich sein, dass wenn eine Schicht als „zwischen” zwei Schichten bezeichnet wird, sie die einzige Schicht zwischen den zwei Schichten sein kann oder auch ein oder mehrere dazwischen liegende Schichten vorhanden sein können.

[0041] Die hier verwendete Terminologie dient dem Zwecke der Beschreibung von bestimmten Ausführungs- formen und ist nicht dazu gedacht, das erfinderische Konzept zu beschränken. Wie hier verwendet sind die Singularformen „einer/eine/eines” und „der/die/das” dazu gedacht, auch die Pluralformen mit einzuschließen außer der Kontext zeigt eindeutig anderes an. Es wird weiter selbstverständlich sein, dass die Begriffe „umfasst” und/oder „umfassend”, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifi- zieren, aber nicht das Vorhandensein oder das Hinzufügen von einem oder mehreren weiteren Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen davon ausschließen. Wie hier verwendet enthält der Begriff „und/oder” irgendeines und alle Kombinationen von einem oder mehreren der verknüpft aufgelisteten Elemente.

[0042] Es wird selbstverständlich sein, dass wenn ein Element oder eine Schicht als „auf”, „verbunden mit”, „gekoppelt an” oder „benachbart zu” einem weiteren Element oder einer weiteren Schicht bezeichnet wird, sie direkt auf, verbunden, gekoppelt oder benachbart zu dem weiteren Element oder der weiteren Schicht sein kann oder dazwischen liegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu, wenn ein Element als „direkt auf”, „direkt verbunden mit”, „direkt gekoppelt an” oder „unmittelbar benachbart zu” einem weiteren Element oder einer weiteren Schicht bezeichnet wird, sind keine dazwischen liegenden Elemente oder Schichten vorhanden.

[0043] Außer es ist anders definiert, besitzen alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie üblicherweise verstanden werden von einem Durchschnittsfachmann in einem technischen Gebiet, zu dem dieses erfinderische Konzept gehört. Es wird weiter selbstverständlich sein, dass Begriffe wie die in üblicher Weise verwendeten Wörterbüchern definierten, so interpretiert werden sollen, dass sie eine Bedeutung haben, die konsistent mit ihrer Bedeutung in dem Kontext der relevanten Technik und/oder der vorhandenen Beschreibung ist, und wird nicht in einer idealisierten oder überformalen Art und Weise interpretiert außer es ist ausdrücklich so definiert.

[0044] Fig. 1 ist ein Diagramm zum Beschreiben eines Ausleseverfahrens einer nichtflüchtigen Speichervor- richtung gemäß einer Ausführungsform des erfinderischen Konzepts. Die Figur gibt Speicherzellen A, B und C wieder, die jeweils verschiedene Schwellwertspannungen Vth besitzen.

[0045] Eine nichtflüchtige Speichervorrichtung kann. Daten speichern durch Ändern von Schwellwertspan- nungen von Speicherzellen. In den Speicherzellen gespeicherte Daten können unterschieden (d. h. differen- ziert) werden auf der Basis einer Lesespannung, die an eine Wortleitung angelegt wird. Zum Beispiel kann eine Speicherzelle mit einer Schwellwertspannung höher als eine Lesespannung und eine Speicherzelle mit einer Schwellwertspannung geringer als die Lesespannung unterschieden werden durch Anlegen der Lesespannung an eine Wortleitung. Eine Ausleseoperation kann zum Beispiel eine normale Ausleseoperation, eine Verifika- tionsausleseoperation, eine Datenwiederherstellungsausleseoperation, eine Soft-Decision-Ausleseoperation, eine Auslesewiederholungsoperation und dergleichen mit einschließen. In Fig. 1 kann eine Speicherzelle C bestimmt werden (d. h. erfasst werden) als eine ausgeschaltete Zelle, wenn eine Lesespannung Vwl2 an eine Wortleitung angelegt wird. Zu dieser Zeit können Speicherzellen A und B bestimmt werden als eine eingeschaltete Zelle. Wenn eine Lesespannung Vwl1 an die Wortleitung angelegt wird, können die Speicherzellen B und C als eine ausgeschaltete Zelle bestimmt werden, und kann die Speicherzelle A als eine eingeschaltete Zelle bestimmt werden. Die Speicherzelle B mit einer Schwellwertspannung zwischen den Lesespannungen Vwl1 und Vwl2 können zum Beispiel unterschieden werden unter Verwendung von zwei Lesespannungen Vwl1

5/52 DE 10 2012 108 545 A1 2013.04.04 und Vwl2. Die Speicherzelle B kann zum Beispiel eine Speicherzelle sein, die als eine ausgeschaltete Zelle bestimmt wird auf der Basis der Lesespannung Vwl1 und kann als eine eingeschaltete Zelle festgelegt werden auf der Basis der Lesespannung Vwl2.

[0046] Bei einer Ausführungsform des erfinderischen Konzepts kann die Speicherzelle B bestimmt/erfasst werden unter Verwendung einer Lesespannung Vwl2. Zum Beispiel kann die Speicherzelle B erfasst werden durch kontinuierliches Halten einer Spannung eines Abtastknotens, der einer Bitleitung der Speicherzelle B entspricht, wobei die Lesespannung Vwl2 an eine Wortleitung angelegt wird. Zu dieser Zeit kann eine Entwick- lungszeit des Abtastknotens oder eine Spannung des Abtastknotens gesteuert werden während der kontinuierlichen Abtast/Halte-Operationen. Es ist möglich, die jeweiligen Speicherzellen B und C über kontinuierliche Abtastoperationen zu erfassen ohne Änderung einer an die Wortleitung angelegten Lesespannung durch Steu- ern einer Entwicklungszeit des Abtastknotens oder einer Spannung des Abtastknotens. Zu dieser Zeit kön- nen Spannungen der mit den Speicherzellen B und C verbundenen Bitleitungen auf einer Anfangsspannung (oder einer vorgeladenen Spannung) gehalten werden, während eine Spannung des Abtastknotens kontinuierlich gehalten/abgetastet wird. Somit ist es möglich, die jeweiligen Speicherzellen B und C mit verschiedenen Schwellwertspannungen zu erfassen/zu unterscheiden unter Verwendung einer Lesespannung Vwl2 anstelle von zwei Lesespannungen Vwl1 und Vwl2. Alternativ ist es möglich, eine Speicherzelle mit einer geringeren Schwellwertspannung als eine Lesespannung zu erfassen unter Verwendung einer Lesespannung Vwl2. Dies wird später genauer beschrieben werden.

[0047] Fig. 2 ist ein Blockschaltplan, der schematisch eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts darstellt.

[0048] Eine nichtflüchtige Speichervorrichtung 1000 gemäß dem erfinderischen Konzept kann zum Beispiel eine NAND-Flash-Speichervorrichtung sein. Jedoch ist die nichtflüchtige Speichervorrichtung 1000 des erfinderischen Konzepts nicht darauf beschränkt. Zum Beispiel kann das erfinderische Konzept auf eine NAND- Flash-Speichervorrichtung vom vertikalen Typ, eine NOR-Flash-Speichervorrichtung, eine resistive Schreib- Lese-Speicher(RRAM)-Vorrichtung, eine Phasenänderungsspeicher(PRAM)-Vorrichtung, eine magnetoresis- tive Schreib-Lese-Speicher(MRAM)-Vorrichtung, eine ferroelektrische Schreib-Lese-Speicher(FRAM)-Vorrich- tung, einen Spin-Transfer-Torque-Schreib-Lese-Speicher(STT)-RAM und dergleichen angewendet werden.

[0049] Bezug nehmend auf Fig. 2 kann die nichtflüchtige Speichervorrichtung 1000 ein Speicherzellenarray 100 enthalten, das in Zeilen (oder Wortleitungen: WL) und Spalten (oder Bitleitungen: BL) angeordnete Spei- cherzellen besitzt. Jede Speicherzelle kann 1-Bit-Daten oder M-Bit(Multi-Bit)-Daten (wobei M eine Ganzzahl von 2 oder mehr ist) speichern. Jede Speicherzelle kann durch eine Speicherzelle mit einer Ladungsspeicher- schicht, wie z. B. eine Floating-Gate- oder eine Charge-Trap-Schicht, eine Speicherzelle mit einem variablen Widerstandselement oder dergleichen realisiert sein. Das Speicherzellenarray 100 kann derart implementiert sein, dass es eine Einzelschicht-Arraystruktur (auch als eine zweidimensionale Arraystruktur bezeichnet) oder eine Mehrfachschicht-Arraystruktur (auch als eine dreidimensionale/vertikale Arraystruktur bezeichnet) besitzt. Beispiele von dreidimensionalen Arraystrukturen sind in dem US-Patent Nr. 7,812,390 und in der US-Patent- veröffentlichung Nr. 2008/0084729 offenbart, deren Gesamtheiten hier durch Inbezugnahme mit aufgenommen werden.

[0050] Eine Zeilenauswahlschaltung 200 kann dazu konfiguriert sein, Operationen des Auswählens und Trei- bens von Zeilen des Speicherzellenarrays 100 durchzuführen unter der Steuerung der Steuerlogik 400. Eine Spannungsgeneratorschaltung 300 kann gesteuert werden durch die Steuerlogik 400 und kann dazu konfiguriert sein, Spannungen (z. B. eine Programmierspannung, eine Erfolgsspannung, eine Löschspannung, eine Lesespannung, eine Verifizierungsspannung usw.) zu erzeugen, die für Programmier-, Lösch- und Lese-Ope- rationen benötigt werden. Eine Lese/Schreib-Schaltung 500 kann gesteuert werden durch die Steuerlogik 400 und kann gemäß einem Betriebsmodus als ein Leseverstärker oder ein Schreibtreiber arbeiten. Zum Beispiel kann die Lese/Schreib-Schaltung 500 bei einer Leseoperation als ein Leseverstärker arbeiten, der Daten von Speicherzellen einer ausgewählten Zeile (oder ausgewählte Speicherzellen davon) ausliest. Die ausgelesenen Daten können über eine Eingabe/Ausgabe-Schaltung 600 durch eine gegebene Eingabe/Ausgabe-Daten-Ein- heit an eine externe Vorrichtung abgegeben werden. Alternativ können die ausgelesenen Daten für die Erfolgs/ Fehler-Verifikation an die Steuerlogik 400 abgegeben werden über ein Wired-OR-Verfahren. Ein Beispiel des Wired-OR-Verfahrens ist in dem US-Patent Nr. 7,830,720 offenbart, deren Gesamtheit durch Bezugnahme hier mit aufgenommen wird. Während einer Programmieroperation kann die Lese/Schreib-Schaltung 500 als ein Schreibtreiber arbeiten, der Speicherzellen einer ausgewählten Zeile gemäß Programmdaten treibt. Die Lese- Schreib-Schaltung 500 kann Speicherseiten-Puffer enthalten, die Bitleitungen bzw. Bitleitungspaaren entsprechen. In dem Fall, in dem jede Speicherzelle Multi-Bit/Multi-Pegel-Daten speichert, kann jeder Speicherseiten-

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Puffer der Lese/Schreib-Schaltung 500 eine Anzahl von Auffangregistern enthalten, die eine logische Funktion gemäß der Steuerung der Steuerlogik 400 durchführen. Dies wird später genauer beschrieben werden. Die Eingabe/Ausgabe-Schaltung 600 kann konfiguriert sein zum Verbinden mit einer externen Vorrichtung (z. B. einem Host oder einem Speicher-Controller).

[0051] Fig. 3 ist ein Diagramm, das schematisch ein Speicherzellenarray mit der All-Bit-Line-Speicherarchi- tektur oder der Odd-Even-Speicherarchitektor darstellt. Beispielhafte Strukturen eines Speicherzellenarrays 100 werden beschrieben werden. Als ein Beispiel wird nun eine NAND-Flash-Speichervorrichtung mit einem in 1024 Blöcke (Block 0 bis 1023) unterteilten Speicherzellenarray 100 beschrieben werden. Die in jedem Block gespeicherten Daten können gleichzeitig gelöscht werden. Bei einer Ausführungsform kann der Speicherblock die Minimaleinheit an Speicherelementen sein, die gleichzeitig gelöscht werden. Jeder Speicherblock kann zum Beispiel Spalten, die jede Bitleitungen (z. B. Bitleitungen von 1 KB) entsprechen, und Zeilen, die jede Wortleitungen WL0 bis WL(m – 1) entsprechen, besitzen. Bei einer Ausführungsform, die als die All-Bit-Line (ABL)-Architektur bezeichnet wird, können alle Bitleitungen BL0 bis BL(m – 1) eines Speicherblocks dazu in der Lage sein, während Lese- und Programmier-Operationen gleichzeitig ausgewählt zu werden. Speicherele- mente bei einer gemeinsamen Wortleitung und die mit allen Bitleitungen verbunden sind, können in der Lage sein, gleichzeitig programmiert zu werden.

[0052] Bei einer beispielhaften Ausführungsform kann eine Mehrzahl von Speicherelementen bei der gleichen Spalte in Serie miteinander verbunden sein zum Bilden einer NAND-Reihe 111. Ein Ende der NAND-Reihe 111 kann mit einer entsprechenden Bitleitung verbunden sein über einen Auswahltransistor, der gesteuert wird durch eine Reihen-Auswahlleitung SSL, und das andere Ende kann mit einer gemeinsamen Source-Leitung CSL verbunden sein über einen Auswahltransistor, der durch eine Masseauswahlleitung GSL gesteuert wird.

[0053] Bei einer anderen Ausführungsform, die als die Odd-Even-Architektur bezeichnet wird, können Bitlei- tungen in gerade Bitleitungen (BLi0 bis BLi(n – 1)) und ungerade Bitleitungen (BLe0 bis BLe(n – 1)) eingeteilt werden. Bei der Odd/Even-Bitleitungsarchitektur können Speicherelemente, die bei einer gemeinsamen Wort- leitung und verbunden mit den ungeraden Bitleitungen sind, programmiert werden zu einem ersten Zeitpunkt, während Speicherelemente, die bei der gemeinsamen Wortleitung und verbunden mit geraden Bitleitungen sind, zu einem zweiten Zeitpunkt programmiert werden können. Daten können programmiert in und ausgelesen werden von verschiedenen Blöcken. Solche Operationen können zur gleichen Zeit durchgeführt werden.

[0054] Fig. 4 ist ein Blockschaltplan, der schematisch einen Speicherseitenpuffer gemäß einer Ausführungs- form des erfinderischen Konzepts darstellt. Fig. 4 zeigt einen Speicherseiten-Puffer PB einer mit einer Bitlei- tung verknüpften Lese/Schreib-Schaltung 500.

[0055] Bezug nehmend auf Fig. 4 kann ein Speicherseitenpuffer PB auf die Steuerung der Steuerlogik 400 ansprechend arbeiten und kann eine Mehrzahl von zum Beispiel vier Auffangregister-Einheiten 501, 502, 503 und 504, eine selektive Vorladeschaltung 505 und eine Mehrzahl von Transistoren T1, T2 und T9 enthalten. Die Transistoren T1 und T2 können zwischen eine Bitleitung BL und einen Abtastknoten SE geschaltet sein. Die Transistoren T1 und T2 können gesteuert werden durch entsprechende Steuersignale BLSLT bzw. CLBLK.

[0056] Die Auffangregister-Einheit 501 kann ein Auffangregister LAT1 enthalten, das aus Invertern I1 und I2, einer Ausgabeschaltung 501a und einer Mehrzahl von Transistoren T3 bis T6 ausgebildet ist. Die Transisto- ren T3 und T5 können in Serie geschaltet sein zwischen einen Auffangregisterknoten LN2 und eine Masse- spannung, und können gesteuert werden durch entsprechende Steuersignale SET_S bzw. REFRESH. Die Transistoren T4 und T6 können in Serie geschaltet sein zwischen einen Auffangregisterknoten LN1 und die Massespannung. Der Transistor T4 kann gesteuert werden durch ein Steuersignal RST_S, und der Transistor T6 kann gesteuert werden durch eine Spannung des Abtastknotens SO. Die Ausgabeschaltung 501a kann dazu konfiguriert sein, von dem Auffangregister LAT1 gehaltene Daten an den Abtastknoten SO auszugeben.

[0057] Die Auffangregistereinheit 502 kann ein Auffangregister LAT2 enthalten, das ausgebildet ist aus Inver- tern I3 und I4, einer Ausgabeschaltung 502b und einer Mehrzahl von Transistoren T7 und T8. Der Transistor T7 kann zwischen einen Auffangregister-Knoten LN4 und den Transistor T9 geschaltet sein, und kann durch ein Steuersignal SET_F gesteuert werden. Der Transistor T8 kann zwischen einen Auffangregister-Knoten LN3 und den Transistor T9 geschaltet sein, und kann gesteuert werden durch ein Steuersignal RST_F. Der Transistor T9 kann gesteuert werden durch eine Spannung des Abtastknotens SO. Die Ausgabeschaltung 502b kann konfiguriert sein zum Übertragen von Daten, die von dem Auffangregister LAT2 gehalten werden in den Abtastknoten SO.

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[0058] Die verbleibenden Auffangregister-Einheiten 503 und 504 können genauso wie die Auffangregister- Einheit 502 konfiguriert sein, und eine Beschreibung davon wird deshalb ausgelassen.

[0059] Die selektive Vorladeschaltung 505 kann mit dem Speicherknoten SU und der Bitleitung BL über einen Vorladepfad 506 und den Transistor T1 verbunden sein. Die selektive Vorladeschaltung 505 kann konfiguriert sein zum Vorladen des Abtastknotens SO selektiv gemäß einem Wert, der von der Auffangregister-Einheit 501 gehalten wird. Die selektive Vorladeschaltung 505 kann einen Strom an den Vorladepfad 506 liefern, so dass eine Vorladespannung der Bitleitung BL konstant aufrecht erhalten wird. Dies wird genauer später beschrieben werden.

[0060] Es ist selbstverständlich, dass der Speicherseitenpuffer PB und die Anzahl an Auffangregistern, die in den Speicherseiten-Puffer PB enthalten sind, nicht auf die in der vorliegenden Offenbarung vorgestellten Beispiele beschränkt sind.

[0061] Fig. 5 ist ein Diagramm, das Schwellwertspannungs-Verteilungen einer nichtflüchtigen Speichervor- richtung darstellt, die 2-Bit-Daten pro Zelle speichert.

[0062] In dem Fall, in dem eine Speicherzelle 1-Bit-Daten speichert, können zwei Schwellwertspannungs- Verteilungen (z. B. Schwellwertspannungs-Verteilungen jeweils entsprechend einem Löschzustand E und einem Programmierzustand P) ausgebildet sein. In dem Fall, in dem eine Speicherzelle 2-Bit-Daten speichert, wie in Fig. 5 dargestellt, können vier Schwellwertspannungs-Verteilungen, d. h. Schwellwertspannungs-Ver- teilungen 101, 102, 103 und 104 ausgebildet sein, die jeweils einem Löschzustand E und den drei Program- mierzuständen P1, P2 und P3 entsprechen. Ob eine Speicherzelle derart programmiert ist, dass sie einen Zielprogrammierzustand besitzt, kann bestimmt werden unter Verwendung der Verifikationsspannungen VP1, VP2 und VP3, die jeweils den Programmierzuständen P1, P2 und P3 entsprechen. Dies kann bedeuten, dass eine Verifikationsoperation dreimal ausgeführt wird unter Verwendung der Verifikationsspannungen VP1, VP2 und VP3 zum Speichern von 2-Bit-Daten in einer Speicherzelle.

[0063] Ein Intervall zwischen benachbarten Schwellwertspannungs-Verteilungen kann proportional zu einer Zunahme der Anzahl von Daten-Bits, die in einer Speicherzelle gespeichert werden, schmäler werden. Mit schmäler werdendem Intervall zwischen benachbarten Schwellwertspannungs-Verteilungen wird ein Auslese- spielraum verringert. Ein Intervall zwischen benachbarten Schwellwertspannungs-Verteilungen kann verbrei- tert werden durch schmälern einer Breite jeder der Schwellwertspannungs-Verteilungen. Dies kann erreicht werden durch ein zweistufiges Verifikationsverfahren. Ein herkömmliches zweistufiges Verifikationsverfahren ist in der US-Patentveröffentlichung Nr. 2011/0110154 offenbart, deren Gesamtheit hiermit durch Inbezugnah- me mit aufgenommen wird. Für das zweistufige Verifikationsverfahren kann jede der Verifikationsoperationen, die jeweils Programmierzuständen entsprechen, eine erste Abtastoperation und eine zweite Abtastoperation enthalten. Während der ersten Abtastoperation kann eine Spannungsänderung eines Abtastknotens abgetastet werden mit einer (z. B. einer Vor-Verifikations-Spannung mit einem geringeren Pegel als eine Zielverifika- tionsspannung) der zwei verschiedenen an eine Wortleitung angelegten Verifikationsspannungen. Während der zweiten Abtastoperation kann eine Spannungsänderung des Abtastknotens mit der anderen (z. B. einer Fein-Verifikations-Spannung, welche die Ziel-Verifikations-Spannung ist) der zwei verschiedenen an die aus- gewählte Wortleitung angelegten Verifikationsspannungen abgetastet werden. Für das zweistufige Verifikati- onsverfahren kann jede Abtastoperation einer Verifikationsoperation an einem Programmierzustand das Vor- laden einer Bitleitung und das Liefern einer Verifikationsspannung an eine ausgewählte Wortleitung enthalten. Der Großteil einer für das Ausführen der Verifikationsoperation benötigten Zeit kann durch das Vorladen der Bitleitung eingenommen werden. Mit zunehmender Anzahl an in einer Speicherzelle gespeicherten Datenbits kann die Anzahl an Verifikationsoperationen, die zum Bestätigen eines Programmierzustands ausgeführt werden, zunehmen. Dies kann bedeuten, dass Lese/Schreib-Zeit (oder eine Ansprechzeit zum auf eine Lese/ Schreib-Anforderung eines Host) proportional zu einer Zunahme der Anzahl von in einer Speicherzelle gespeicherten Daten-Bits zunimmt.

[0064] Wie später für das erfinderische Konzept beschrieben werden wird, kann eine Abtastoperation kontinuierlich zweimal durchgeführt werden zum Bestimmen jedes Programmierzustandes. In diesem Fall wird eine an eine Wortleitung angelegte Verifikationsspannung möglicherweise nicht variiert. Insbesondere kann ein anfänglich vorgeladener Zustand einer Bitleitung aufrecht erhalten werden, wenn eine Abtastoperation kontinuierlich zweimal durchgeführt wird. Das bedeutet, dass zwei Abtastoperationen eine Bitleitungs-Vorla- deoperation erfordern können. Aus diesem Grunde ist es möglich, eine Auslese/Programmier-Zeit (oder eine Ansprechzeit auf eine Lese/Schreib-Anforderung an einen Host) zu verringern. Da eine Wortleitungsspannung

8/52 DE 10 2012 108 545 A1 2013.04.04 nicht verändert wird während dem kontinuierlichen Abtast/Halte-Betrieb kann weiter eine für das Einstellen einer Wortleitungsspannung benötigte Zeit verringert werden.

[0065] Fig. 6 ist ein Diagramm zum Beschreiben eines Programmierverfahrens einer nichtflüchtigen Speicher- vorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts. Fig. 7 ist ein Zeitablaufdiagramm zum Beschreiben einer Verifikationsoperation einer nichtflüchtigen Speichervorrichtung gemäß einer Ausführungs- form des erfinderischen Konzepts. Unten werden Programmier- und Verifikationsoperationen einer nichtflüch- tigen Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts genauer beschrieben werden mit Bezug auf begleitende Zeichnungen.

[0066] Der Beschreibung vorausgehend wird angenommen, dass 2-Bit-Daten in einer Speicherzelle gespeichert werden. Unter dieser Annahme, wenn 2-Bit-Daten in jeweiligen Speicherzellen gespeichert werden, kön- nen wie in Fig. 5 dargestellt vier Schwellwertspannungsverteilungen 101, 102, 103 und 104 ausgebildet sein. Speicherzellen können programmiert werden durch Wiederholung von Programmschleifen. Eine Programm- schleife kann eine Programmierzeitspanne PGN und Verifikationszeitspannen P1-VFY, P2-VFY und P3-VFY wie in Fig. 6 dargestellt enthalten. Es ist selbstverständlich, dass eine Programmschleife wiederholt wird innerhalb einer maximalen Programmschleifenanzahl.

[0067] Vor dem Programmieren von ausgewählten Speicherzellen, in denen untere Speicherseitendaten (z. B. LSB-Daten) gespeichert sind, können in den ausgewählten Speicherseiten zu speichernde Daten (z. B. obere Speicherseitendaten oder MSB-Daten in dem Fall von 2-Bit-Daten) auf Speicherseiten-Puffer PB einer Lese/Schreib-Schaltung 500 geladen werden. Auf die Speicherseiten-Puffer PB geladene Daten können in Auffangregister-Einheiten 503 unter der Steuerung der Steuerlogik 400 gespeichert werden.

[0068] In den ausgewählten Speicherzellen gespeicherte Daten (z. B. untere Speicherseitendaten) können in Auffangregistereinheiten 504 unter der Steuerung der Steuerlogik 400 gespeichert werden. Dies kann durch eine anfängliche Leseoperation gemacht werden.

[0069] Mit den oben beschriebenen Operationen können die Auffangregister-Einheiten 503 und 504 jedes der Speicherseitenpuffer PB, die jeweils den ausgewählten Speicherzellen entsprechen, auf einen der Werte (z. B. „11”, „01”, „00” und „10”) festgelegt werden, die jeweils den Lösch- und Programmierzuständen E, P1, P2 und P3 wie in der folgenden Tabelle 1 dargestellt entsprechen. Danach können die ausgewählten Speicherzellen gemäß in den Speicherseiten-Puffern PB festgeschriebenen Daten programmiert werden. Die ausgewählten Speicherzellen können programmiert werden durch Anlegen einer Leistungsversorgungsspannung oder einer Massespannung an eine ausgewählte Wortleitung und Bitleitungen. Eine Programmierspannung kann stufen- weise erhöht werden um eine gegebene Erhöhung gemäß Wiederholung von Programmschleifen.

Tabelle 1

E P1 (A/B/C) P2 P3 S-LN1(501) 0 1/1/1 0 0 F-LN3(502) 1 1/1/1 1 1 M(503) 1 0/0/0 0 1 L(504) 1 1/1/1 0 0

[0070] In Tabelle 1 können „A”, „B” und „C” Speicherzellen anzeigen, die derart programmiert werden sollen, dass sie Schwellwertspannungen eines Programmierzustandes besitzen, der einer Lesespannung Vwl2 wie in Fig. 1 dargestellt entspricht.

[0071] Nachdem die Programmieroperation durchgeführt wurde, können wie in Fig. 6 dargestellt Verifikati- onsoperationen P1-VFY, P2-VFY und P3-VFY kontinuierlich durchgeführt werden zum Bestimmen, ob aus- gewählte Speicherzellen derart programmiert wurden, dass sie Zielschwellwertspannungen (die Programm- zuständen P1, P2 und P3 entsprechen) besitzen. Zuerst kann eine Verifikationsoperation ausgeführt werden bezüglich Speicherzellen, die auf den Programmierzustand P1 programmiert werden sollen. Die Verifikations- operation P1-VFY kann wie in Fig. 6 dargestellt eine P1-Zustandauswahlzeitspanne 201, eine Bitleitungsvor- ladezeitspanne 202, eine Abtastknotenentwicklungszeitspanne 203, eine Haltezeitspanne 204, eine Abtast- knotenvorladezeitspanne 205, eine Abtastknotenentwicklungszeitspanne 206, eine Haltezeitspanne 207, eine Bitleitungswiederherstellungszeitspanne 208 sowie eine Bestandener-P1-Zustands-Prozess-Zeitspanne 209.

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[0072] In der P1-Zustands-Auswahl-Zeitspanne 201 können Auffangregisterknoten LN1 der Auffangregister- Einheiten 501, die den auf den Programmierzustand P1 zu programmierenden Speicherzellen entsprechen, auf „1” gesetzt werden auf der Grundlage von Auffangregisterwerten „01” der Auffangregister-Einheiten 503 und 504. Wie anhand der Tabelle 1 verständlich können Auffangregisterknoten LN1 der Auffangregister-Ein- heiten 501, die den auf die verbleibenden Zustände E, P2 und P3 zu programmierenden Speicherzellen entsprechen, auf „0” gehalten werden, was ein anfänglicher Zustand ist. Auf die P1-Zustands-Auswahl-Zeitspanne 201 folgend kann Bezug nehmend auf Fig. 4 eine Verifikationsspannung VP1 an die ausgewählte Wortleitung angelegt werden. Die Verifikationsspannung VP1 kann eine Spannung sein, die einer Zielverifikationsspan- nung (oder einer Zielschwellwertspannung) des Programmierzustandes P1 entspricht.

[0073] Während der Bitleitungs-Vorlade-Zeitspanne 202 können Bitleitungen selektiv vorgeladen werden ge- mäß Auffangregisterwerten der Auffangregister-Einheiten 501. Zum Beispiel in dem Fall, in dem der Auffang- registerknoten LN1 der Auffangregister-Einheit 501 auf „1” gesetzt ist, was ein Wert ist, der eine auf einen Pro- grammierzustand P1 zu programmierende Speicherzelle anzeigt, kann eine Bitleitung mit einer vorgegebenen Spannung (z. B. 0,5 V) vorgeladen werden durch eine selektive Vorladeschaltung 505. Ein Abtastknoten SO kann vorgeladen werden mit einer Leistungsversorgungsspannung VDD in der Bitleitungs-Vorlade-Zeitspan- ne 202. In dem Fall, in dem der Auffangregister-Knoten LN1 der Auffangregister-Einheit 501 auf „0” gesetzt ist, kann eine Bitleitung über die selektive Vorladeschaltung 505 geerdet werden. Somit können Bitleitungen während der Bitleitungs-Vorlade-Zeitspanne 202 selektiv vorgeladen werden gemäß Auffangregister-Werten der Auffangregister-Einheiten 501.

[0074] Für die Abtastknotenentwicklungszeitspanne 203 kann das Liefern eines Stroms an den Abtastknoten SO von der selektiven Vorladespannung 505 blockiert sein und können Transistoren T1 und T2 eingeschaltet sein. Unter dieser Bedingung kann eine Vorladespannung des Abtastknotens SO variiert werden gemäß einer Schwellwertspannung einer ausgewählten Speicherzelle. Zum Beispiel können wie in Fig. 7 dargestellt die Abtastknoten SO entwickelt werden entlang verschiedener Gefälle auf der Grundlage von Schwellwertspan- nungen der ausgewählten Speicherzellen (z. B. A, B und C in Fig. 1). Der Abtastknoten SO, welcher der aus- gewählten Speicherzelle A entspricht, kann schnell entwickelt werden, während der der ausgewählten Spei- cherzelle C entsprechende Speicherknoten SO schwerlich entwickelt werden kann. Da ein Unterschied zwischen einer Schwellwertspannung der ausgewählten Speicherzelle B und der Verifikationsspannung VP1 nicht groß ist, kann die ausgewählte Speicherzelle B bestimmt werden als eine eingeschaltete Zelle oder als eine ausgeschaltete Zelle gemäß einer Entwicklungszeit. Für das erfinderische Konzept kann eine Entwicklungszeit der Abtastknoten-Entwicklungszeitspanne 203 bestimmt werden, so dass die ausgewählte Speicherzelle B als eine ausgeschaltete Zelle festgelegt wird auf der Basis der Verifikationsspannung VP1. Eine Entwicklungszeit t1 kann bestimmt werden, so dass eine Speicherzelle mit einer Schwellwertspannung zwischen Lesespannun- gen Vwl1 und Vwl2 in Fig. 1 als eine ausgeschaltete Zelle festgelegt wird.

[0075] Bei einer Ausführungsform kann eine Bitleitung während der Abtastknotenentwicklungszeitspanne 203 betrieben werden über einen Vorladepfad 506 unter der Bedingung, dass Liefern eines Stroms an den Abtast- knoten SO von der selektiven Vorladeschaltung 505 blockiert wird. In anderen Worten kann eine Bitleitung wie in Fig. 7 dargestellt die vorgeladene Spannung aufrecht erhalten während der Abtastknotenentwicklungs- zeitspanne 203.

[0076] In der Haltezeitspanne 204, die auf die Abtastknotenentwicklungszeitspanne 203 folgt, kann eine Hal- teoperation durchgerührt werden über die Auffangregister-Einheiten 502. Zum Beispiel kann ein Steuersignal RST_F mit dem ausgeschalteten Transistor T2 aktiviert werden. Wenn zu dieser Zeit eine Spannung des Ab- tastknotens SO höher ist als eine Schwellwertspannung eines Transistors T9, kann ein Wert des Auffangre- gisterknotens LN3 von „1” auf „0” umgeschaltet werden. Wenn eine Spannung des Abtastknotens SO geringer ist als die Schwellwertspannung des Transistors T9, kann ein Wert des Abtastknotens LN3 auf „1” aufrecht erhalten werden. Für die Speicherzellen B und C in Fig. 1 kann, wie in der folgenden Tabelle 2 dargestellt, ein Wert des Auffangregister-Knotens LN3 in „0” geändert werden. Das bedeutet, dass eine Speicherzelle C mit einer Schwellwertspannung höher als die Verifikationsspannung VP1 und eine Speicherzelle B mit einer Schwellwertspannung geringer als die Verifikationsspannung VP1 erfasst/bestimmt werden kann.

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Tabelle 2

E P1 (A/B/C) P2 P3 S-LN1(501) 0 1/1/1 0 0 F-LN3(502) 1 1/0/0 1 1 M(503) 1 0/0/0 0 1 L(504) 1 1/1/1 0 0

[0077] Bei einer Ausführungsform kann während der Haltezeitspanne 204 eine Bitleitung über den Vorlade- pfad 506 mit dem ausgeschalteten Transistor T2 getrieben werden.

[0078] Der Abtastknoten SO kann in der Abtastknotenvorladezeitspanne 205, die auf die Haltezeitspanne 204 folgt, vorgeladen werden. Dies kann durch die selektive Vorladeschaltung 505 gemacht werden.

[0079] Für die Abtastknotenentwicklungszeitspanne 206 kann Liefern eines Stroms an den Abtastknoten SO von der selektiven Vorladeschaltung 505 blockiert sein und können die Transistoren T1 und T2 ausgeschaltet sein. Unter dieser Bedingung kann eine vorgeladene Spannung des Abtastknotens SO variiert werden gemäß einer Schwellwertspannung einer ausgewählten Speicherzelle. Zum Beispiel können wie in Fig. 7 dargestellt die Abtastknoten SO entwickelt werden entlang verschiedener Steigungen auf der Grundlage von Schwell- wertspannungen der ausgewählten Speicherzellen (z. B. A, B und C in Fig. 1). Der der ausgewählten Spei- cherzelle A entsprechende Abtastknoten SO kann schnell entwickelt werden, während der der ausgewählten Speicherzelle C entsprechende Abtastknoten SO schwerlich entwickelt werden kann. Eine Entwicklungszeit t2 kann bestimmt werden, so dass Speicherzellen, die jede eine Schwellwertspannung unterhalb der Verifika- tionsspannung VP1 besitzen, als eine eingeschaltete Zelle bestimmt werden (oder Speicherzellen, die jede eine Schwellwertspannung oberhalb der Verifikationsspannung VP1 besitzen, als eine ausgeschaltete Zelle bestimmt werden).

[0080] Bei einer Ausführungsform kann eine Bitleitung während der Abtastknotenentwicklungszeitspanne 206 getrieben werden über die selektive Vorladeschaltung 505 unter der Bedingung, dass das Liefern eines Stroms an den Abtastknoten SO von der selektiven Vorladeschaltung 505 blockiert ist. In anderen Worten kann wie in Fig. 7 dargestellt eine Bitleitung die vorgeladene Spannung während der Abtastknotenentwicklungszeitspanne 206 aufrecht erhalten.

[0081] In der Haltezeitspanne 207, die auf die Abtastknotenentwicklungszeitspanne 206 folgt, kann eine Hal- teoperation durchgeführt werden über die Halteregister-Einheiten 501. Zum Beispiel kann ein Steuersignal RST_S aktiviert werden bei ausgeschaltetem Transistor T2. Wenn zu dieser Zeit eine Spannung des Abtast- knotens SO höher ist als eine Schwellwertspannung eines Transistors T6, kann ein Wert des Auffangregister- Knotens LN1 von „1” auf „0” umgeschaltet werden. Wenn eine Spannung des Abtastknotens SO geringer ist als eine Schwellwertspannung des Transistors T6, kann ein Wert des Auffangregister-Knotens LN1 auf „1” aufrecht erhalten werden. Für die Speicherzelle C in Fig. 1 kann ein Wert des Auffangregister-Knotens LN1 wie in der folgenden Tabelle 3 dargestellt in „0” geändert werden.

Tabelle 3

E P1 (A/B/C) P2 P3 S-LN1(501) 0 1/1/1 0 0 F-LN3(502) 1 1/0/0 1 1 M(503) 1 0/0/0 0 1 L(504) 1 1/1/1 0 0

[0082] Bei einer Ausführungsform kann eine Bitleitung während der Haltezeitspanne 207 getrieben werden über die selektive Vorladeschaltung 505 bei ausgeschaltetem Transistor T2.

[0083] In der Bitleitungswiederherstellungszeitspanne 208 können Spannungen von Bitleitungen abgebaut werden.

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[0084] Während der Bestandener-P1-Zustandsprozess-Zeitspanne 209 kann ein Wert der Auffangregister- Einheit 503, der einer Speicherzelle (z. B. C) mit einer Schwellwertspannung höher als eine Lesespannung VP1 entspricht, auf „1” gesetzt werden. Wenn zum Beispiel Auffangregisterwerte der Auffangregister-Einhei- ten 501 und 502 alle „0” sind, kann wie in der folgenden Tabelle 4 dargestellt ein Wert der Auffangregister- Einheit 503 auf „1” gesetzt werden. Dies kann bedeuten, dass die Speicherzelle C bei einer nächsten Pro- grammieroperation für die Programmierung gesperrt ist. Das bedeutet, dass die Speicherzelle C erfolgreich programmiert wurde.

Tabelle 4

E P1 (A/B/C) P2 P3 S-LN1(501) 0 1/1/0 0 0 F-LN3(502) 1 1/0/0 1 1 M(503) 1 0/0/1 0 1 L(504) 1 1/1/1 0 0

[0085] Ein in der Auffangregister-Einheit 502 gespeicherter Wert „0” kann verwendet werden zum Bestimmen einer Spannung, die bei einer nächsten Programmieroperation an eine Bitleitung angelegt wird. Zum Beispiel in dem Fall, bei dem ein Wert von „0” (der einer Speicherzelle W entspricht) in der Auffangregister-Einheit 502 gespeichert wird, kann eine Bitleitung mit einer Spannung (z. B. 1 V, die als eine Bitleitungszwangsspannung bezeichnet wird), die geringer ist als eine Leistungsversorgungsspannung und höher ist als eine Massespan- nung. Verglichen mit dem Fall, dass eine Bitleitung mit einer Massespannung getrieben wird, kann eine Spei- cherzelle B einer mit der Bitleitungszwangsspannung betriebenen Bitleitung derart programmiert werden, dass sie langsamer als eine Speicherzelle A ist. Dies kann eine Breite einer Schwellwertspannungsverteilung zwin- gen, schneller ausgebildet zu werden. Während einer nächsten Programmierzeitspanne kann eine Bitleitung mit einer von einer Leistungsversorgungsspannung, einer Massespannung und einer Bitleitungszwangsspan- nung getrieben werden gemäß einem Auffangregisterwert der Auffangregistereinheit 502 und Auffangregister- werten der Auffangregister-Einheiten 503 und 504.

[0086] Nachdem die Verifikationsoperation P1-VFY an dem Programmierzustand P1 durchgeführt wurde, kön- nen die Verifikationsoperation P2-VFY und P3-VFY an den Programmierzustand P2 und P3 kontinuierlich durchgeführt werden. Die Verifikationsoperation P2-VFY und P3-VFY an den Programmierzuständen P2 und P3 können im Wesentlichen identisch sein zu der Verifikationsoperation P1-VFY mit der Ausnahme, dass eine an eine ausgewählte Wortleitung angelegte Verifikationsspannung geändert wird, und eine Beschreibung davon wird deshalb ausgelassen.

[0087] Bei einer Ausführungsform kann ein Transistor T7 einen ausgeschalteten Zustand in den Verifikations- zeitspannen P1-VFY, P2-VFY und P3-VFY aufrecht erhalten.

[0088] Mit der obigen Beschreibung ist es möglich, eine Speicherzelle (z. B. C) mit einer höheren Schwell- wertspannung als eine an eine Wortleitung angelegte Verifikationsspannung und eine Speicherzelle (z. B. B) mit einer niedrigeren Schwellwertspannung als die Verifikationsspannung zu erfassen, ohne eine Änderung der Verifikationsspannung. Dies kann bedeuten, dass eine Einstellzeit, die zum Variieren einer Wortleitungsspan- nung benötigt wird, nicht erforderlich ist. Weiter kann nach Ausführung von kontinuierlichen Abtastoperationen eine Spannung einer Bitleitung konstant aufrecht erhalten werden (oder mit einer vorgeladenen Spannung). Das bedeutet, dass es möglich ist, eine für das Vorladen einer Bitleitung benötigte Zeit vor der Abtastknoten- entwicklungszeitspanne 206 zu verringern. Somit kann eine Lese/Programmier-Zeit (oder eine Ansprechzeit auf eine Lese/Schreib-Anforderung an einen Host) gekürzt werden.

[0089] Bei einer Ausführungsform kann ein zweistufiges Verifikationsverfahren gemäß dem erfinderischen Konzept auf eine Single-Level-Zelle (SLC) sowie auf eine Multi-Level-Zelle (MLC) angewendet werden.

[0090] Bei einer Ausführungsform kann eine Zeit t1, die einer vor der Abtastknotenvorladezeitspanne 205 realisierten Abtastknotenentwicklungs-Zeitspanne entspricht, kürzer festgelegt werden als eine Zeit t2, die einer nach der Abtastknotenvorlade-Zeitspanne 205 realisierten Abtastknotenentwicklungs-Zeitspanne entspricht. In diesem Fall kann die Zeit t1, die einer vor der Abtastknotenvorlade-Zeitspanne 205 realisierten Abtast- knotenentwicklungs-Zeitspanne entspricht, bestimmt werden, so dass eine Speicherzelle mit einer Schwell- wertspannung geringer als eine Lesespannung als eine eingeschaltete Zelle festgelegt wird, und kann die Zeit

12/52 DE 10 2012 108 545 A1 2013.04.04 t2, die einer nach der Abtastknotenvorlade-Zeitspanne 205 realisierten Abtastknotenentwicklungs-Zeitspanne entspricht, bestimmt werden, so dass eine Speicherzelle mit einer Schwellwertspannung, die um eine vorbestimmte Spannung geringer als die Lesespannung ist, als eine ausgeschaltete Zelle festgelegt wird.

[0091] Fig. 8 ist ein Blockschaltplan, der schematisch eine nichtflüchtige Speichervorrichtung gemäß einer weiteren Ausführungsform des erfinderischen Konzepts darstellt. Bezug nehmend auf Fig. 8 kann eine nicht- flüchtige Speichervorrichtung 2000 eine Lese/Schreib-Schaltung 2100 und eine Steuerlogik 2200 enthalten. Obwohl nicht in Fig. 8 gezeigt ist es selbstverständlich, dass die nichtflüchtige Speichervorrichtung 200 außer- dem ein Speicherzellenarray 100, eine Zeilenauswahlschaltung 200, eine Spannungsgeneratorschaltung 300, eine Eingabe/Ausgabe-Schaltung 600 und dergleichen wie in Fig. 2 dargestellt enthält.

[0092] Die Lese/Schreib-Schaltung 2100 kann mit einem Speicherzellenarray über Bitleitungen BL0 bis BLn verbunden sein. Die Lese/Schreib-Schaltung 2100 kann mit jeweils den Bitleitungen BL0 bis BLn verbunde- ne Speicherseiten-Puffer PB enthalten. Bei einer weiteren Ausführungsform ist es selbstverständlich, dass die Lese/Schreib-Schaltung 2100 aus Seitenspeicher-Puffern PB gebildet ist, die jeweils mit Bitleitungspaaren verbunden sind. Jeder Speicherseiten-Puffer PB kann einen Bitleitungs-Vorspannungsblock 2101, einen Auf- fangregister-Block 2102 und einen Booster 2103 enthalten. Der Bitleitungsvorspannungsblock 2101 kann ausgebildet sein aus einer selektiven Vorladeschaltung 505 und Transistoren T1 und T2 wie in Fig. 4 dargestellt, und der Auffangregister-Block 2102 kann ausgebildet sein aus Auffangregister-Einheiten 501 bis 504 sowie einem Transistor T9 wie in Fig. 4 dargestellt ist. Somit kann eine mit dem Bitleitungsvorspannungsblock 2101 und dem Auffangregister-Block 2102 verknüpfte Beschreibung ausgelassen werden. Der Booster 2103 des Seitenspeicher-Puffers PB kann konfiguriert sein zum Aufwärtswandeln einer Spannung eines Abtastknotens SO unter der Steuerung der Steuerlogik 2200. Bei einer Ausführungsform kann der Booster 2103 eine Span- nung des Abtastknotens SO aufwärtswandeln vor einer der kontinuierlichen Abtast/Halte-Operationen jeder Verifikationsoperation. Dies wird genauer später beschrieben werden.

[0093] Fig. 9 ist ein Diagramm, das schematisch einen in Fig. 8 gezeigten Booster gemäß einer Ausführungs- form des erfinderischen Konzepts darstellt.

[0094] Bezug nehmend auf Fig. 9 kann ein Booster 2103 einen Treiber 2103-1 und einen Kondensator 2103-2 enthalten. Der Treiber 2103-1 kann ein Ende des Kondensators 2103-2 ansprechend auf ein Boosting-Signal BST treiben. Der Kondensator 2103-2 kann zwischen einem Abtastknoten SO und den Treiber 2103-1 geschaltet sein. Eine Spannung des Abtastknotens SO kann aufwärtsgewandelt werden über den Kondensa- tor 2103-2 bei einem Low-zu-High-Übergang des Boosting-Signals BST. Bei einer Ausführungsform kann der Kondensator 2103-2 aus einem MOS-Transistor ausgebildet sein. Bei einer weiteren Ausführungsform kann der Kondensator 2103-2 ausgebildet sein unter Verwendung des Abtastknotens SO und einer benachbarten Signalleitung. Das bedeutet, dass der Kondensator 2103-2 ausgebildet sein kann aus dem Abtastknoten SO, der als eine Elektrode verwendet wird, einer benachbarten Signalleitung, die als die andere Elektrode verwendet wird, und ein Isoliermaterial zwischen dem Abtastknoten SO und der Signalleitung. Es ist selbstverständ- lich, dass die Verwendung des Kondensators 2103-2 nicht auf diese Offenbarung beschränkt ist.

[0095] Fig. 10 ist ein Diagramm zum Beschreiben eines Programmierverfahrens der nichtflüchtigen Speicher- vorrichtung gemäß einer weiteren Ausführungsform des erfinderischen Konzepts. Fig. 11 ist ein Zeitablaufdia- gramm zum Beschreiben einer Verifikationsoperation einer nichtflüchtigen Speichervorrichtung gemäß einer weiteren Ausführungsform des erfinderischen Konzepts. Unten werden Programmier- und Verifikations-Ope- rationen einer nichtflüchtigen Speichervorrichtung gemäß einer weiteren Ausführungsform des erfinderischen Konzepts genauer beschrieben werden mit Bezug auf begleitende Zeichnungen.

[0096] Eine Programmierschleife kann eine Programmierzeitspanne PGN und Verifikations-Zeitspannen P1- VFY, P2-VFY und P3-VFY wie in Fig. 10 dargestellt enthalten. Die Programmierzeitspanne PG1 kann gleich oder im Wesentlichen gleich der in Bezug auf Fig. 6 beschriebenen sein, und eine Beschreibung davon wird deshalb ausgelassen.

[0097] Nachdem die Programmier-Operation ausgeführt wurde können wie in Fig. 10 dargestellt Verifikati- ons-Operationen P1-VFY, P2-VFY und P3-VFY kontinuierlich durchgeführt werden zum Bestimmen, ob die ausgewählten Speicherzellen derart programmiert wurden, dass sie Zielschwellwertspannungen besitzen. Zu- erst kann eine Verifikationsoperation ausgeführt werden bezüglich Speicherzellen, die auf den Programmier- zustand P1 programmiert werden sollen. Die Verifikationsoperation P1-VFY kann wie in Fig. 10 dargestellt eine P1-Zustandsauswahlzeitspanne 211, eine Bitleitungsvorlade-Zeitspanne 212, eine Abtastknotenentwick- lungs-Zeitspanne 213, eine Halte-Zeitspanne 214, eine Abtastknoten-Boosting-Zeitspanne 215, eine Halte-

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Zeitspanne 216, eine Bitleitungs-Wiederherstellungs-Zeitspanne 217 und eine Bestandener-P1-Zustandspro- zess-Zeitspanne 218 enthalten.

[0098] Operationen der P1-Zustandsauswahl-Zeitspanne 211 und der Bitleitungsvorlade-Zeitspanne 212 kön- nen gleich oder im Wesentlichen gleich der in Bezug auf Fig. 6 beschriebenen sein, und eine Beschreibung davon wird deshalb ausgelassen.

[0099] Eine Operation der Abtastknotenentwicklungs-Zeitspanne 213 kann im Wesentlichen identisch zu einer Abtastknotenentwicklungs-Zeitspanne 206 sein, die in Bezug auf Fig. 6 beschrieben wurde. Das bedeutet, dass wie in Fig. 11 dargestellt eine Abtastknotenentwicklungs-Zeitspanne während einer Entwicklungszeit t2 gemacht werden kann, die festgelegt ist, so dass Speicherzellen (z. B. A und B) mit Schwellwertspannungen unterhalb einer Verifikationsspannung VP1 erfasst werden als eine eingeschaltete Zelle. Während der Ent- wicklungszeit t2 kann eine Speicherzelle C mit einer Schwellwertspannung höher als die Verifikationsspannung VP1 erfasst werden.

[0100] Bei einer Ausführungsform kann während der Abtastknotenentwicklungszeitspanne 213 eine Bitleitung getrieben werden über einen Vorladepfad 506 unter der Bedingung, dass Liefern eines Stroms von einer selektiven Vorladeschaltung 505 an den Abtastknoten SO blockiert wird. In anderen Worten kann wie in Fig. 11 dargestellt eine Bitleitung die vorgeladene Spannung während der Abtastknotenentwicklungs-Zeitspanne 213 aufrecht halten.

[0101] In der Halte-Zeitspanne 214, die auf die Abtastknotenentwicklungs-Zeitspanne 213 folgt, kann eine Halteoperation über die Auffangregister-Einheiten 501 durchgeführt werden. Zum Beispiel kann ein Steuersi- gnal RST_S aktiviert werden bei einem ausgeschalteten Transistor T2. Wenn zu dieser Zeit eine Spannung des Abtastknotens SO höher ist als eine Schwellwertspannung eines Transistors T6, kann ein Wert des Auf- fangregister-Knotens LN1 von „1” auf „0” umgeschaltet werden. Wenn eine Spannung des Abtastknotens SO geringer ist als die Schwellwertspannung des Transistors T6, kann der Auffangregister-Knoten LN1 auf „1” aufrecht gehalten werden.

[0102] Während der Abtastknoten-Boosting-Zeitspanne 215 kann eine Spannung des Abtastknotens SO auf- wärtsgewandelt werden über einen Booster 2103 unter der Steuerung der Steuerlogik 2200. Wie in Fig. 11 dargestellt kann eine Spannung des Abtastknotens SO aufwärtsgewandelt werden, so dass eine Speicherzelle (z. B. B) mit einer Schwellwertspannung unterhalb der Verifikationsspannung VP1 als eine ausgeschaltete Zel- le festgelegt wird (oder eine Schwellwertspannung einer Speicherzelle B unterhalb der Verifikationsspannung VP1 wird derart erhöht, dass sie höher als ein Auffangregister-Abtast-Auslösepunkt ist). Ein Verstärkungspegel des Abtastknotens SO kann variabel gemäß einer Spannung eines Boosting-Signals BST sein, das an den Booster 2103 angelegt wird.

[0103] In der auf die Abtastknoten-Boosting-Zeitspanne 215 folgenden Halte-Zeitspanne 217 kann eine Hal- teoperation über die Auffangregister-Einheiten 502 durchgeführt werden. Zum Beispiel kann ein Steuersignal RST_F aktiviert werden bei ausgeschaltetem Transistor T2. Wenn zu dieser Zeit eine Spannung des Abtast- knotens SO größer ist als eine Schwellwertspannung eines Transistors T9, kann ein Wert des Abtastknotens LN3 von „1” auf „0” umgeschaltet werden. Wenn eine Spannung das Abtastknotens SO geringer ist als die Schwellwertspannung des Transistors T9, kann ein Wert des Auffangregister-Knotens LN3 auf „1” aufrecht gehalten werden. Für die Speicherzelle C in Fig. 1 kann ein Wert des Auffangregister-Knotens LN3 in „0” ge- ändert werden.

[0104] Die Bitleitungswiederherstellungs-Zeitspanne 217 und die Bestandener-P1-Zustandsprozess-Zeit- spanne 218 kann gleich oder im Wesentlichen gleich wie die in Bezug auf Fig. 6 beschriebenen sein, und eine Beschreibung davon wird deshalb ausgelassen.

[0105] Wie oben beschrieben kann ein in der Auffangregister-Einheit 502 gespeicherter Wert „0” verwendet werden zum Bestimmen einer Spannung, die bei einer nächsten Programmieroperation an eine Bitleitung angelegt werden soll. Wenn zum Beispiel in dem Fall, bei dem ein Wert von „0” (der einer Speicherzelle B entspricht) in der Auffangregister-Einheit 502 gespeichert wird, kann eine Bitleitung mit einer Spannung (z. B. 1 V) (als eine Bitleitungszwangsspannung bezeichnet) getrieben werden, die geringer ist als eine Leistungsver- sorgungsspannung und höher ist als eine Massespannung. Verglichen mit dem Fall, bei dem eine Bitleitung mit einer Massespannung getrieben wird, kann eine Speicherzelle B einer mit der Bitleitungszwangsspannung getriebenen Bitleitung derart programmiert werden, dass sie langsamer als eine Speicherzelle A ist. Dies kann erzwingen, dass eine Breite einer Schwellwertspannungsverteilung schmäler ausgebildet wird.

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[0106] Nachdem die Verifikationsoperation P1-VFY an dem Programmierzustand P1 durchgeführt wurde, kön- nen die Verifikationsoperationen P2-VFY und P3-VFY an den Programmierzuständen P2 und P3 kontinuierlich durchgeführt werden. Die Verifikationsoperationen P2-VFY und P3-VFY an den Programmierzuständen P2 und P3 können im Wesentlichen identisch zu der Verifikationsoperation P1-VFY sein mit der Ausnahme, dass eine an eine ausgewählte Wortleitung angelegte Verifikationsspannung geändert wird, und eine Beschreibung davon wird deshalb ausgelassen.

[0107] Mit der obigen Beschreibung ist es möglich, eine Speicherzelle (z. B. C) mit einer Schwellwertspan- nung, die größer ist als eine an eine Wortleitung angelegte Verifikationsspannung, und eine Speicherzelle (z. B. B) mit einer Schwellwertspannung, die geringer ist als die Verifikationsspannung, zu erfassen ohne eine Änderung der Verifikationsspannung. Dies kann bedeuten, dass eine Einstellzeit, die benötigt wird zum Ver- ändern einer Wortleitungsspannung nicht erforderlich ist. Weiter kann nach Ausführen von kontinuierlichen Abtastoperationen eine Spannung einer Bitleitung konstant aufrecht erhalten werden (oder mit einer vorgeladenen Spannung). Das bedeutet, dass es möglich ist, eine Zeit zu verringern, die für das Vorladen einer Bitlei- tung vor dem Erfassen der Speicherzelle B benötigt wird. Somit kann eine Lese/Programmier-Zeit (oder eine Ansprechzeit auf eine Lese/Schreib-Anforderung eines Host) verkürzt werden. Da weiter eine Wortleitungs- spannung nicht verändert wird während kontinuierlichen Abtastoperationen, kann eine für das Festlegen einer Wortleitungsspannung benötigte Zeit verringert werden.

[0108] Ein Abtastverfahren gemäß Ausführungsformen des erfinderischen Konzepts kann angewendet werden auf Leseoperationen (z. B. eine DatenwiederherstellungsLeseoperation, eine Soft-Decision-Leseoperati- on, eine Lesewiederholungsoperation usw.), die sich von der oben beschriebenen zweistufigen Verifikations- operation unterscheiden. Dies wird genauer später beschrieben werden.

[0109] Fig. 12 ist ein Diagramm zum Beschreiben eines Programmierverfahrens zum Verringern der Wortlei- tungskopplung.

[0110] In Fig. 12 ist ein Programmierverfahren zum Verringern der Wortleitungskopplung dargestellt, das durchgeführt wird unter der Annahme, dass jede Speicherzelle 2-Bit-Daten speichert. In Fig. 12 stellen Kurven 210-0 und 210-1 Schwellwertspannungsverteilungen für Speicherzellen nach einer unteren Speicherseiten- Programmierung dar, und stellen Kurven 220-0, 220-1, 220-2 und 220-3 Schwellwertspannungsverteilungen für Speicherzellen nach einer oberen Speicherseiten-Programmierung dar.

[0111] Nachdem untere und obere Speicherseiten programmiert wurden, wie in Fig. 12 dargestellt, kön- nen Speicherzellen irgendeinen von vier Datenzuständen E, P1, P2 und P3 besitzen. In dem Fall eines in Fig. 12 dargestellten Verfahrens können Speicherzellen mit der Schwellwertspannungsverteilung 210-0 auf eine Schwellwertspannungsverteilung 220-0 oder eine Schwellwertspannungsverteilung 220-1 programmiert sein nach der unteren Speicherseiten-Programmierung. Speicherzellen mit der Schwellwertspannungsvertei- lung 210-1 können auf eine Schwellwertspannungsverteilung 220-2 oder eine Schwellwertspannungsvertei- lung 220-3 programmiert sein nach der unteren Speicherseiten-Programmierung. Die Schwellwertspannungs- verteilungen 220-0, 220-1, 220-2 und 220-3 können unterschieden werden unter Verwendung von Lesespan- nungen RD1, RD2 und RD3.

[0112] Wenn M-Bit-Daten (wobei M eine Ganzzahl von 2 oder mehr ist) in jeder Speicherzelle gespeichert werden, können Schwellwertspannungen von Speicherzellen einer n-ten Wortleitung verschoben werden, wenn eine obere Speicherseite bei Speicherzellen einer (n + 1)-ten Wortleitung programmiert wird. Das bedeutet, dass sich die Schwellwertspannungsverteilungen von Speicherzellen der n-ten Wortleitung aufweiten können aufgrund von Wortleitungskopplung verglichen mit der Schwellwertspannungsverteilungsbreite bevor die obere Speicherseite bei Speicherzellen der (n + 1)-ten (oder oberen) Wortleitung programmiert wird. Eine Schwell- wertspannungsverteilung kann sich aufweiten, da Speicherzellen der n-ten Wortleitung selektiv Wortleitungs- kopplung erfahren, wenn die obere Speicherseite bei Speicherzellen der (n + 1)-ten Wortleitung programmiert wird.

[0113] Bei einigen Ausführungsformen können von den Speicherzellen der (n + 1)-ten Wortleitung Speicher- zellen (auch Agressor-Zellen genannt), welche die Kopplung an Speicherzellen der n-ten Wortleitung erzwingen, ein oder mehrere Agressor-Zellgruppen bilden gemäß einer Programmierart und/oder einer Größe (Grad) der Kopplung, die an die Speicherzellen der n-ten Wortleitung erzwungen wird. Genauso können von den Speicherzellen der (n + 1)-ten Wortleitung Speicherzellen, die nicht die Kopplung an Speicherzellen der n- ten Wortleitung erzwingen, eine Gruppe bilden. Die verbleibenden Speicherzellen unter den Speicherzellen der (n + 1)-ten Wortleitung, die keine Agressor-Zellen sind, können als Nicht-Agressor-Zellen festgelegt wer-

15/52 DE 10 2012 108 545 A1 2013.04.04 den. Die Agressor- und die Nicht-Agressor-Zellen können jeweils irgendeinen der in Fig. 12 beschriebenen Programmierzustände besitzen. Durch diese Definition können Speicherzellen der n-ten Wortleitungen aus gekoppelten Speicherzellen und ungekoppelten Speicherzellen gebildet sein. Aus diesem Grund weitet sich eine Schwellwertspannungsverteilung auf, was unten genauer beschrieben werden wird. Eine Programmier- operation an der (n + 1)-ten Wortleitung, welche die Wortleitungskopplung an Speicherzellen der (n + 1)-ten Wortleitung erzwingt, kann variabel bestimmt werden gemäß einem Adresszerhackverfahren.

[0114] Fig. 13 ist ein Diagramm, das Schwellwertspannungsverteilungen darstellt, die mit Speicherzellen einer n-ten Wortleitung verknüpft sind, vor und nach der Wortleitungskopplung, die verursacht wird, wenn Spei- cherzellen einer (n + 1)-ten Wortleitung programmiert werden.

[0115] Ein Beispiel in Fig. 13 stellt benachbarte Schwellwertspannungsverteilungen 230-0 und 230-1 dar, die verknüpft sind mit Speicherzellen einer n-ten Wortleitung, vor dem Programmieren von Speicherzellen einer (n + 1)-ten Wortleitung, das heißt vor einer Wortleitungskopplung. In Fig. 13 sind zwei Schwellwertspan- nungsverteilungen dargestellt. Aber es ist selbstverständlich, dass je nach einer Bitanzahl pro Zelle mehr Schwellwertspannungsverteilungen vorgesehen sind. Die Anzahl an Schwellwertspannungsverteilungen kann bestimmt werden gemäß der Anzahl an in einer Speicherzelle gespeicherten Datenbits. Wenn zum Beispiel m-Bit-Daten (wobei m 2 oder eine größere ganze Zahl ist) in einer Speicherzelle gespeichert sind, können 2m Schwellwertspannungsverteilungen vorgesehen sein. Schwellwertspannungsverteilungen 310-0 und 310-1 können bestimmt werden unter Verwendung einer Lesespannung RD zwischen Schwellwertspannungsvertei- lungen 310-0 und 310-1. Obwohl nicht in den Figuren gezeigt, können verbleibende Schwellwertspannungsver- teilungen bestimmt werden unter Verwendung einer Lesespannung zwischen benachbarten Schwellwertspan- nungsverteilungen. Diese Leseoperation wird als eine normale Leseoperation bezeichnet, und eine bei der normalen Leseoperation verwendete Lesespannung RD wird als eine normale Lesespannung bezeichnet.

[0116] In Fig. 13 dargestellte Schwellwertspannungsverteilungen 231-0 und 231-1 zeigen Schwellwertspan- nungsverteilungen, die mit Speicherzellen der n-tn Wortleitung verknüpft sind, nach dem Erfahren von Wort- leitungskopplung, die verursacht wird, wenn Speicherzellen der (n + 1)-ten Wortleitung programmiert werden. Die Schwellwertspannungsverteilungen 231-0 und 231-1 können Schwellwertspannungsverteilungen enthalten, die mit Speicherzellen verknüpft sind, welche Wortleitungskopplung erfahren, und mit Speicherzellen, die keine Wortleitungskopplung erfahren, wenn Speicherzellen der (n + 1)-ten Wortleitung programmiert werden.

[0117] Fig. 14 ist ein Diagramm, das alle Schwellwertspannungsverteilungen in Fig. 13 mit gekoppelten und ungekoppelten Speicherzellen darstellt.

[0118] Bei einem Beispiel aus Fig. 14 können Schwellwertspannungsverteilungen 313-0 und 313-1 Schwell- wertspannungsverteilungen von Speicherzellen (oder ungekoppelte Speicherzellen) darstellen, die keine Schwellwertspannungsverschiebung aufgrund von Wortleitungskopplung erfahren. Schwellwertspannungs- verteilungen 315-0 und 315-1 können Schwellwertspannungsverteilungen von Speicherzellen (oder gekoppelten Speicherzellen) darstellen, die eine Schwellwertspannungsverschiebung aufgrund von Wortleitungs- kopplung erfahren. Das bedeutet, dass die Schwellwertspannungsverteilungen 315-0 und 315-1 eine Schwell- wertspannungsverschiebung von Speicherzellen anzeigen können, die auf Datenzustände 313-0 und 313-1 programmiert wurden.

[0119] Programmierte Speicherzelle einer n-ten Wortleitung können zu ungekoppelten Schwellwertspan- nungsverteilungen 313-0 und 313-1 oder zu gekoppelten Schwellwertspannungsverteilungen 315-0 und 315-1 gehören, auf der Grundlage einer Schwellwertspannungsverschiebung, die durch Programmieren von Spei- cherzellen der (n + 1)-ten Wortleitung verursacht wird. Wie in Fig. 14 dargestellt, kann eine Lesespannung DR1 verwendet werden zum Auslesen von ungekoppelten Speicherzellen, d. h. zum Unterscheiden von Spei- cherzellen innerhalb von Schwellwertspannungsverteilungen 313-0 und 313-1. Eine Lesespannung DR2 kann verwendet werden zum Auslesen von gekoppelten Speicherzellen, d. h. zum Unterscheiden von Speicherzel- len innerhalb von Schwellwertspannungsverteilungen 315-0 und 315-1.

[0120] Zwei Leseoperationen können ausgeführt werden bezüglich einer Schwellwertspannungsverteilung (oder eines Datenzustandes) (die aus einer gekoppelten Verteilung und einer ungekoppelten Verteilung gebildet wird) unter Verwendung der Lesespannungen DR1 und DR2, um den durch Wordleitungskopplung verur- sachten Lesefehler zu verringern. Die Anzahl an bezüglich einem Datenzustand ausgeführten Leseoperationen kann bestimmt werden gemäß der Anzahl von Gruppen, die aus Aggressor-Zellen (oder Kopplung verursa- chenden Programmierzuständen) gebildet sind. Zum Beispiel bilden Aggressor-Zellen eine Gruppe oder zwei

16/52 DE 10 2012 108 545 A1 2013.04.04 oder mehr Gruppen. Wenn Aggressor-Zellen eine Gruppe bilden, kann eine Leseoperation zweifach ausgeführt werden. Wenn Aggressor-Zellen zwei Gruppen bilden, kann eine Leseoperation dreimal ausgeführt werden.

[0121] Bezug nehmend auf Fig. 14, die eine Leseoperation zeigt, welche ausgeführt wird, wenn Aggressor- Zellen eine Gruppe bilden, kann eine Leseoperation, welche diese Spannung DR1 verwendet, durchgeführt werden zum Unterscheiden von Speicherzellen innerhalb der ungekoppelten Verteilungen 313-0 und 313-1, und kann eine Leseoperation verwendet werden, welche die Lesespannung DR2 verwendet zum Unterschei- den von Speicherzellen innerhalb der gekoppelten Verteilungen 315-0 und 315-1. Speicherzellen, die unter Verwendung der Lesespannung DR1 ausgelesen werden sollen, und Speicherzellen, die unter Verwendung der Lesespannung DR2 ausgelesen werden sollen, können danach unterteilt werden, ob Speicherzellen einer oberen Wortleitung programmiert werden, was genauer im Folgenden beschrieben werden wird. Als Folge kann eine Leseoperation an Speicherzellen einer oberen Wortleitung der ausgewählten Wortleitung, d. h. einer benachbarten Wortleitung, vorher gemacht werden, bevor Leseoperationen an Speicherzellen einer aus- gewählten Wortleitung gemacht werden. Die oben beschriebenen Leseoperationen werden eine Datenwieder- herstellungsleseoperation genannt, und die erste und die zweite Lesespannung DR1 und DR2 können als eine erste bzw. zweite Datenwiederherstellungslesespannung bezeichnet werden.

[0122] Wie oben beschrieben kann die Datenwiederherstellungsleseoperation zwei Leseoperationen erfordern zum Unterscheiden von Speicherzellen, die in verschiedenen Schwellwertspannungsverteilungen enthalten sind. Jede der Leseoperationen kann mit einer Operation des Vorladens von Bitleitungen einhergehen. Aus diesem Grunde kann eine Gesamtlesegeschwindigkeit (oder eine Ansprechzeit auf eine Leseanforderung eines Host) verringert sein. Jedoch ist es möglich, die Verringerung einer Gesamtlesegeschwindigkeit (oder einer Ansprechgeschwindigkeit auf eine Leseanforderung eines Host) zu verringern durch Anwenden eines Abtastverfahrens des mit Bezug auf die Fig. 1 bis Fig. 11 beschriebenen erfinderischen Konzepts auf die Da- tenwiederherstellungsleseoperation. Dies wird genauer als nächstes beschrieben werden.

[0123] Fig. 15 ist ein Zeitablaufdiagramm zum Beschreiben einer Datenwiederherstellungsleseoperation einer nichtflüchtigen Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts. Unten wird eine Datenwiederherstellungsleseoperation einer nichtflüchtigen Speichervorrichtung gemäß einer Aus- führungsform des erfinderischen Konzepts in Bezug auf die begleitenden Bezeichnungen beschrieben werden.

[0124] Auf der Grundlage von Lesespannungen RD1, RD2 und RD3 können Daten von Speicherzellen ausgelesen werden, die mit einer Wortleitung (z. B. einer (n + 1)-ten Wortleitung) benachbart zu einer ausgewähl- ten Wortleitung (z. B. einer n-ten Wortleitung) verbunden sind. Die ausgelesenen Daten können in einer Lese-/ Schreibschaltung 500, einer nicht-flüchtigen Speichervorrichtung 1000 gespeichert werden. Daten können von mit der ausgewählten Wortleitung verbundenen Speicherzellen ausgelesen werden auf der Grundlage von den Daten, die von den Speicherzellen der benachbarten Wortleitung ausgelesen wurden. Anders als die obige Beschreibung können wie in Fig. 15 dargestellt Abtastoperationen (Halteoperationen) kontinuierlich durchge- führt werden mit einer an eine ausgewählte Wortleitung angelegten Lesespannung DR2. Hierbei können Ab- tastoperationen zum Unterscheiden von Verteilungen 313-0 und 313-1 und zum Unterscheiden von Verteilun- gen 315-0 und 315-1 durchgeführt werden unter Verwendung eines in Fig. 6 und Fig. 7 beschriebenen Ent- wicklungszeitsteuerverfahren oder unter Verwendung eines in Fig. 9 und Fig. 10 beschriebenen Abtastknoten- Aufwärtswandelverfahrens, und eine Beschreibung davon wird deshalb ausgelassen.

[0125] Mit der obigen Beschreibung ist es möglich, Speicherzellen mit verschiedenen Schwellwertspannungen ohne Veränderung einer Wortleitungsspannung zu unterscheiden. Dies kann bedeuten, dass eine zum Verän- dern einer Wortleitungsspannung benötigte Einstellzeit unnötig wird. Weiter kann nach Ausführung von kontinuierlichen Abtastoperationen eine Spannung einer Bitleitung konstant (oder mit einer vorgeladenen Span- nung) gehalten werden. Das bedeutet, dass es möglich ist, eine Zeit zu verringern, die zum Vorladen einer Bit- leitung benötigt wird. Somit kann eine Lese-/Programmier-Zeit (oder eine Ansprechzeit auf eine Lese-/Schreib- Anforderung eines Host) verkürzt werden. Da außerdem eine Wortleitungsspannung während kontinuierlichen Abtastoperationen nicht verändert wird, kann eine zum Einstellen einer Wortleitungsspannung benötigte Zeit verringert werden.

[0126] Fig. 16 ist ein Diagramm zum Beschreiben eines 2-Bit-Soft-Decision-Leseverfahrens. Bezug nehmend auf Fig. 16 können zwei Zustände Si und Si + 1, die durch eine durchgezogene Linie dargestellt sind, mit einer eine Lesespannung 101 unterschieden werden. Eine unter Verwendung der Lesespannung 101 durchgeführte Leseoperation kann als eine Hard-Decision-Leseoperation bezeichnet werden. Wenn die Zustände Si und Si + 1 variiert werden, wie durch eine gestrichelte Linie dargestellt ist, ist es schwierig, die Zustände Si und Si + 1 zu unterscheiden, die durch die gestrichelte Linie dargestellt werden, unter Verwendung der Lesespannungen

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101. Unterscheidung der Zustände Si und Si + 1 der gestrichelten Linie kann gemacht werden über eine Soft- Decision-Leseoperation, die durchgeführt wird gemäß einem Soft-Decision-Lesebefehl, der bereitgestellt wird von einer externe Vorrichtung (z. B. einem Speicherkontroller). Zum Beispiel können durch einen schwarzen Punkt (•) dargestellte Daten einer Speicherzelle bestimmt werden durch eine 2-Bit-Soft-Decision-Leseoperati- on. Ein Beispiel eines Soft-Decision-Leseverfahren ist in dem Patent US 7,800,954 offenbart, dessen Gesamt- heit hiermit durch in Bezugnahme aufgenommen wird.

[0127] Wie in Fig. 16 beschrieben kann die 2-Bit-Soft-Decision-Leseoperation drei Abtastoperationen erforderlich machen. Weiter kann in dem Fall, in dem über die Hard-Decision-Leseoperation gelesene Daten auf die 2-Bit-Soft-Decision-Leseoperation angewendet werden, die 2-Bit-Soft-Decision-Leseoperation zwei Abtas- toperationen erfordern.

[0128] Bei einer Ausführungsform ist es selbstverständlich, dass eine Art und Weise des Kodierens von durch die 2-Bit-Soft-Decision-Leseoperation ausgelesenen Daten in einer Vielzahl von verschiedenen Arten realisiert werden kann. Kodieren kann gemacht werden durch eine Lese-/Schreib-Schaltung einer nichtflüchtigen Spei- chervorrichtung 1000 gemäß der Steuerung einer Steuerlogik 400 oder kann gemacht werden durch eine externe Vorrichtung (z. B. einen Speicherkontroller).

[0129] Fig. 17 ist ein Diagramm zum Beschreiben eines 3-Bit-Soft-Decision-Leseverfahrens. Bezug nehmend auf Fig. 17 können zwei Zustände Si und Si + 1, die durch eine durchgezogene Linie dargestellt sind, unterschieden werden mit einer Lesespannung 104. Eine Leseoperation, die unter Verwendung der Lesespannung 104 durchgeführt wird, kann als eine Hard-Decision-Leseoperation bezeichnet werden. Wenn die Zustände Si und Si + 1 wie durch eine gestrichelte Linie dargestellt variiert werden, ist es schwierig, die Zustände Si und Si + 1, die durch die gestrichelte Linie dargestellt werden, unter Verwendung der Lesespannung 104 zu unterscheiden. Die Unterscheidung der Zustände Si und Si + 1 der durchgezogenen Linie können gemacht werden über eine 3-Bit-Soft-Decision-Leseoperation, die durchgeführt wird gemäß einem Soft-Decision-Lese- befehl, der von einer externen Vorrichtung (z. B. einem Speicherkontroller) bereitgestellt wird. Die 3-Bit-Soft- Decision-Leseoperation kann sieben Abtastoperationen erfordern. Lesedaten und Wahrscheinlichkeitsdaten eines Fehlers können erzeugt werden durch Kodieren von Daten, die mit den sieben Abtastoperationen gelesen werden. Die wirklichen Daten können als „1” oder „0” bestimmt werden gemäß den Wahrscheinlichkeits- daten eines Fehlers.

[0130] Wie mit Fig. 17 beschrieben, kann die 3-Bit-Soft-Decision-Leseoperation sieben Abtastoperationen erfordern. Weiter kann in dem Fall, in dem Daten, die über die Hard-Decision-Leseoperationen gelesen werden, auf die 3-Bit-Soft-Decision-Leseoperation angewendet werden, die 3-Bit-Soft-Decision-Leseoperation sechs Abtastoperationen erfordern.

[0131] Bei einer Ausführungsform ist es selbstverständlich, dass eine Art und Weise des Kodierens von Daten, die durch die 3-Bit-Soft-Decision-Leseoperation gelesen werden, auf eine Vielzahl von verschiedenen Arten realisiert werden kann. Kodieren kann gemacht werden durch eine Lese-/Schreib-Schaltung einer nichtflüch- tigen Speichervorrichtung 1000 gemäß der Steuerung einer Steuerlogik 400 oder kann gemacht werden durch eine externe Vorrichtung (z. B. einen Speicherkontroller).

[0132] Wie oben beschrieben kann die Soft-Decision-Leseoperation eine Mehrzahl von Leseoperationen erfordern zum Unterscheiden von Speicherzellen von verschiedenen Schwellwertspannungen. Jede der Lese- operationen kann begleitet sein von einer Operation des Vorladens von Bit-Leitungen. Daher kann eine Ge- samtlesegeschwindigkeit (oder eine Ansprechgeschwindigkeit auf eine Leseanforderung eines Host) verringert werden. Jedoch ist es möglich, das Verringern einer Gesamtlesegeschwindigkeit (oder einer Ansprech- geschwindigkeit auf eine Leseanforderung eines Host) zu minimieren durch Anwenden eines Abtastverfahrens des in Bezug auf die Fig. 1 bis Fig. 11 beschriebenen erfinderischen Konzepts auf die Soft-Decision-Leseope- ration. Dies wird als nächstes genauer beschrieben werden.

[0133] Fig. 18 ist ein Diagramm zum Beschreiben einer Soft-Decision-Leseoperation einer nichtflüchtigen Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts.

[0134] Bezug nehmend auf Fig. 18 kann eine Soft-Decision-Leseoperation Abtastoperationen enthalten, die kontinuierlich durchgeführt werden mit einer Lesespannung (z. B. 105 in Fig. 17), welche an eine ausgewählte Wortleitung angelegt wird. Zuerst kann eine Bit-Leitung vorgeladen werden. Dann können Halteoperationen kontinuierlich ausgeführt werden unter Verwendung eines Entwicklungszeitsteuerverfahrens, das mit Bezug auf Fig. 6 beschrieben wurde. Das bedeutet, dass Entwicklungszeiten t1 bis t6, die jeweils Abtastknoten-

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Entwicklungszeitspannen entsprechen, unterschiedlich festgelegt werden können. Eine Abtastknoten-Vorla- deoperation kann durchgeführt werden vor den Abtastknoten-Entwicklungszeitspannen, die verarbeitet werden nach einer ersten Abtastknoten-Entwicklungszeitspanne. Es ist möglich, eine Schwellwertspannung einer Speicherzelle ohne Änderung einer Lesespannung, die an eine Wortleitung angelegt wird, und ohne eine zu- sätzlich Vorladeoperation zu erfassen.

[0135] Fig. 19 ist ein Diagramm zum Beschreiben einer Soft-Decision-Leseoperation einer nichtflüchtigen Speichervorrichtung gemäß einer weiteren Ausführungsform des erfinderischen Konzepts.

[0136] In dem Fall, in dem eine Spannungsdifferenz zwischen Wortleitungsspannungen (z. B. 105 und 107) bei einer Soft-Decision-Leseoperation groß ist, können Halteoperationen kontinuierlich durchgeführt werden in der gleichen Art und Weise wie mit Fig. 6 beschrieben mit einer Wortleitungsspannung 106, die an eine ausgewählte Wortleitung angelegt wird, und dann können Halteoperationen kontinuierlich durchgeführt werden in der gleichen Art und Weise wie in Fig. 6 beschrieben mit einer an die ausgewählte Wortleitung angelegten Wortleitungsspannung 105. Da zu dieser Zeit eine Wortleitungsspannung geändert wird, kann eine Bit-Lei- tungsvorladeoperation mit einhergehen. Eine in Fig. 19 dargestellte Soft-Decision-Leseoperation kann gleich oder im wesentlichen gleich wie die in Fig. 18 sein mit Ausnahme des oben beschriebenen Unterschieds.

[0137] Mit der obigen Beschreibung ist es möglich, Speicherzellen mit verschiedenen Schwellwertspannun- gen zu erfassen oder eine Veränderung einer Wortleitungsspannung. Dies kann bedeuten, dass eine Einstell- zeit, die zum Ändern einer Wortleitungsspannung benötigt wird, unnötig ist. Weiter kann nach Ausführung von kontinuierlichen Abtastoperationen eine Spannung einer Bit-Leitung konstant aufrecht erhalten werden (oder mit einer vorgeladenen Spannung). Das bedeutet, dass es möglich ist, eine Zeit zu verringern, die zum Vorla- den einer Bit-Leitung benötigt wird. Somit kann eine Lese-/Programmier-Zeit (oder eine Ansprechzeit auf eine Lese-/Schreib-Anforderung eines Host) verkürzt werden. Da weiter eine Wortleitungsspannung nicht verändert wird während kontinuierlicher Abtastoperationen, kann eine zum Festlegen einer Wortleitungsspannung benö- tigte Zeit verringert werden.

[0138] Anders als die in Bezug auf die Fig. 18 und Fig. 19 gemachte Beschreibung können Entwicklungszeiten in absteigender Reihenfolge entschieden werden. Zum Beispiel kann eine Halteoperation, welche die längste Entwicklungszeit benötigt, zuerst durchgeführt werden, und kann eine Halteoperation, welche die kürzeste Entwicklungszeit benötigt, zuletzt ausgeführt werden.

[0139] Fig. 20 ist ein Diagramm zum Beschreiben einer Soft-Decision-Leseoperation einer nichtflüchtigen Speichervorrichtung gemäß noch einer Ausführungsform des erfinderischen Konzepts.

[0140] Bezug nehmend auf Fig. 20 kann eine Soft-Decision-Leseoperation durchgeführt werden unter Ver- wendung einer Abtastknoten-Boosting-Verfahren, das in Bezug auf die Fig. 10 und Fig. 11 beschrieben wurde. Zuerst kann eine Bit-Leitung mit einer vorbestimmten Spannung vorgeladen werden. Während einer gegebe- nen Zeit (z. B. t2) kann eine Spannung des Abtastknotens SO entwickelt werden. Dann kann eine Halteopera- tion durchgeführt werden. Nachdem die Halteoperation durchgeführt wurde, kann wie in Fig. 20 dargestellt eine Spannung des Abtastknotens SO kontinuierlich aufwärts gewandelt werden. Eine Spannung des Abtastkno- tens SO kann gehalten werden, immer dann, wenn eine Spannung des Abtastknotens SO aufwärts gewandelt wird. In Fig. 20 ist ein Beispiel dargestellt, bei dem eine Spannung des Abtastknotens SO sequentiell aufwärts gewandelt wird. Jedoch ist es selbstverständlich, dass eine Spannung des Abtastknotens SO so gesteuert werden kann, dass sie sequentiell abnimmt.

[0141] Mit der obigen Beschreibung ist es möglich, Speicherzellen mit verschiedenen Schwellwertspannun- gen ohne eine Veränderung einer Wortleitungsspannung zu erfassen. Dies kann bedeuten, dass eine zum Verändern einer Wortleitungsspannung benötigte Einstellzeit unnötig ist. Weiter kann nach Ausführen von kontinuierlichen Abtastoperationen eine Spannung einer Bit-Leitung konstant gehalten werden (oder mit einer vorgeladenen Spannung). Das bedeutet, dass es möglich ist, eine Zeit zu verringern, die zum Vorladen einer Bit-Leitung benötigt wird. Somit kann eine Lese-/Programmier-Zeit (oder eine Ansprechzeit auf eine Lese-/ Schreib-Anforderung eines Host) verkürzt werden.

[0142] Obwohl nicht in den Figuren gezeigt, kann das oben beschriebene Abtastverfahren auf eine Lese-Wie- derholungsoperation angewendet werden. Zum Beispiel ist eine Lese-Wiederholungsoperation in der Patent- veröffentlichung US 2010/0322007 offenbart, deren Gesamtheit hiermit durch In-Bezugnahme aufgenommen wird.

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[0143] Fig. 21 ist ein Blockschaltplan, der schematisch eine nichtflüchtige Speichervorrichtung gemäß noch einer weiteren Ausführungsform des erfinderischen Konzepts darstellt.

[0144] Mit Bezug auf Fig. 21 kann eine nichtflüchtige Speichervorrichtung 3000 ein Speicherzellen-Array 3100, eine Zeilenauswahlschaltung 3200, eine Spannungsgenerator-Schaltung 3300, Steuerlogik 3400, eine Lese-/ Schreib-Schaltung 3500 und eine Eingabe-/Ausgabe-Schaltung 3600 enthalten. Die nichtflüchtige Speicher- vorrichtung 3000 in Fig. 21 kann die gleiche oder im Wesentlichen die gleiche die in Fig. 2 oder Fig. 8 sein, mit der Ausnahme der Steuerlogik 3400, und eine Beschreibung davon wird deshalb ausgelassen.

[0145] Die Steuerlogik 3400 kann einen Steuerblock 3401, einen Temperaturdetektor 3402 und einen Zeit- steuerungs-Kompensator 3403 enthalten. Der Steuerblock 3401 kann einen Gesamtbetrieb der nichtflüchtigen Speichervorrichtung 3000 steuern. Zum Beispiel kann der Steuerblock 3401 dazu konfiguriert sein, Entwick- lungszeiten der kontinuierlichen Abtastoperationen oder einen Boosting-Pegel eines Abtastknotens zu steuern.

[0146] Der Temperaturdetektor 3402 kann dazu konfiguriert sein, eine Temperatur der nichtflüchtigen Spei- chervorrichtung 3000 zu erfassen. Das Erfassungsergebnis kann dem Zeitsteuerungs-Kompensator 3403 bereit gestellt werden. Der Zeitsteuerungs-Kompensator 3403 kann ein Register 3402a zum Speichern von Kompensationsinformation enthalten. Hierbei kann die Kompensationsinformation Entwicklungszeitinformati- on und/oder Boosting-Pegelinformation zum Kompensieren eines aufgrund einer Temperaturveränderung ver- änderten Drainstroms, Entwicklungszeitinformation und/oder Boosting-Pegelinformation zum Kompensieren eines aufgrund einer PE-Zyklus-Veränderung veränderten Drainstroms, Entwicklungszeitinformation und/oder Boosting-Pegelinformation, die gemäß einer Wortleitungsposition verändert werden, Entwicklungszeitinforma- tion und/oder Boosting-Pegelinformation, die gemäß einem Abtastpegel verändert werden und dergleichen enthalten. Der Zeitsteuerungs-Kompensator 3403 kann dem Steuerblock 3401 Entwicklungszeitinformation und/oder Boosting-Pegelinformation auf der Grundlage von zumindest einem von dem Erfassungsergebnis des Temperaturdetektors 3402, der PE-Zyklus-Information, der Wortleitungspositionsinformation oder der Ab- tastpegeleinformation bereit stellen. Der Steuerblock 3401 kann Entwicklungszeiten von kontinuierlichen Ab- tastinformationen oder einen Boosting-Pegel eines Abtastknotens variabel steuern gemäß Entwicklungszeitin- formation und/oder Boosting-Pegelinformation, die von dem Zeitsteuerungs-Kompensator 3403 bereit gestellt wird.

[0147] Fig. 22 ist ein Blockschaltplan, der schematisch ein Speichersystem mit einer nichtflüchtigen Speicher- vorrichtung gemäß Ausführungsformen des erfinderischen Konzepts darstellt.

[0148] Bezug nehmend auf Fig. 22 kann ein Speichersystem zumindest eine nichtflüchtige Speichervorrich- tung 4100 und einen Kontroller 4200 enthalten. Die nichtflüchtige Speichervorrichtung 4100 kann die gleiche sein wie die in Fig. 2, Fig. 8 oder Fig. 21 dargestellte, und kann konfiguriert sein zum Ausführen eines Da- tenwiederherstellungs-Leseverfahrens und eines Soft-Decision-Leseverfahrens, die mit Bezug auf die Fig. 12 bis Fig. 20 beschrieben wurden. Der Kontroller 4200 kann konfiguriert sein zum Steuern der nichtflüchtigen Speichervorrichtung 4100.

[0149] Fig. 23 ist ein Blockschaltplan, der schematisch einen Speicherkontroller in Fig. 22 darstellt.

[0150] Bezug nehmend auf Fig. 23 kann ein Kontroller 4200 eine erste Schnittstelle 4120, eine zweite Schnitt- stelle 4220, eine Verarbeitungseinheit 4230, wie z. B. eine CPU, einen Pufferspeicher 4240, eine Fehlererfas- sungs- und Korrekturschaltung 4250 und ein ROM 4260 enthalten.

[0151] Die erste Schnittstelle 4210 kann als eine Host-Schnittstelle konfiguriert sein zum Verbinden mit einer externen Vorrichtung (z. B. einem Host), und die zweite Schnittstelle 4220 kann als eine Speicherschnittstelle konfiguriert sein zum Verbinden mit einer Speichervorrichtung 4100, die in Fig. 22 dargestellt ist. Die Verar- beitungseinheit 4230, z. B. die CPU, kann konfiguriert sein zum Steuern eines Gesamtbetriebs des Kontrollers 4200. Die Verarbeitungseinheit 4230 kann konfiguriert sein zum Betreiben von Firmware, wie z. B. einer Flash- Übersetzungsschicht (FTL), die zum Beispiel in dem ROM 4260 gespeichert ist. Bei einer weiteren Ausfüh- rungsform ist es möglich den Kontroller 4200 derart zu konfigurieren, dass er das ROM nicht enthält. In diesem Fall kann die Firmware in dem ROM 4260 in einer nichtflüchtigen Speichervorrichtung 4100 gespeichert sein, die von dem Kontroller 4200 gesteuert wird, und kann von der nichtflüchtigen Speichervorrichtung 4100 beim Einschalten auf den Kontroller 4200 geladen werden. Der Pufferspeicher 4240 kann verwendet werden zum temporären Speichern von Daten, die von einer externen Vorrichtung über die Host-Schnittstelle 4210 über- tragen wurden, oder von Daten, die von der nichtflüchtigen Speichervorrichtung 4100 über die Speichervor- richtung 4120 übertragen wurden. Die Fehlererfassungs- und Korrekturschaltung 4250 kann konfiguriert sein

20/52 DE 10 2012 108 545 A1 2013.04.04 zum Kodieren von Daten, die in der nichtflüchtigen Speichervorrichtung 4100 gespeichert werden sollen, und zum Dekodieren von Daten, die von der nichtflüchtigen Speichervorrichtung 4100 ausgelesen wurden.

[0152] Bei einer beispielhaften Ausführungsform kann die Host-Schnittstelle 4210 ausgebildet sein nach einem von Computerbusstandards, Speicherbusstandards und iFCP-Peripheral-Busstandards oder einer Kom- bination von zwei oder mehr Standards. Die Computerbusstandards können S-100 Bus, MBus, SmBus, Q- Bus, ISA, Zorro II, Zorro III, CAMAC, FASTBUS, LPC, EISA, VME, VXI, NuBus, TURBOchannel, MCA, SBus, VLB, PCI, PXI, HP GSC Bus, CoreConnect, InfiniBand, UPA, PCI-X, AGP, PCIe, Intel QuickPath Interconnect, Hyper-Transport usw. enthalten. Die Speicherbusstandards können ST-506, ESDI, SMD, Parallel ATA, DMA, SSA, HIPPI, USB MSC, FireWire(1394), Serial ATA, eSATA, SCSI, Parallel SCSI, Serial Attached SCSI, Fibre Channel, iSCSI, SAS, RapidIO, FCIP usw. enthalten. Die iFCPeripheral-Busstandards können Apple Desktop Bus, HIL, MIDI, Multibus, RS-232, DMX512-A, EIA/RS-422, IEEE-1284, UNI/O, 1-Wire, I2C, SPI, EIA/RS-485, USB, Camera Link, External PCIe, Light Peak, Multidrop Bus usw. enthalten.

[0153] Fig. 24 ist ein Blockschaltplan, der schematisch ein Festkörperlaufwerk darstellt, welches eine nicht- flüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts verwendet.

[0154] Bezug nehmend auf Fig. 24 kann ein Festkörperlaufwerk (SSD) 5000 ein Speichermedium 5100 und einen Kontroller 5200 aufweisen. Das Speichermedium 5100 kann mit dem Kontroller 5200 über eine Mehrzahl von Kanälen verbunden sein, von denen jeder gemeinsam mit einer Mehrzahl von nichtflüchtigen Speichervor- richtungen NVM verbunden ist. Jeder nichtflüchtige Speicher NVM kann aus einem Speicher ausgebildet sein, der gleich oder im wesentlichen gleich wie der in Fig. 2, Fig. 8 oder Fig. 21 dargestellte ist, und ist konfiguriert zum Ausführen eines Datenwiederherstellungs-Leseverfahrens und eines Soft-Decision-Leseverfahrens, die mit Bezug auf die Fig. 12 bis Fig. 20 beschrieben wurden. Der Kontroller 5200 kann der gleiche oder im wesentlichen der gleiche sein wie der mit Bezug auf Fig. 23 beschriebene.

[0155] Die Fig. 25 bis Fig. 29 sind Diagramme, die schematisch andere System darstellen, bei denen eine nichtflüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts angewendet wird.

[0156] Fig. 25 ist ein Blockschaltplan, der schematisch ein Mobiltelefonsystem darstellt, bei dem eine nicht- flüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts angewendet wird.

[0157] Bezug nehmend auf Fig. 25 kann ein Mobiltelefonsystem eine ADPCM-Codec-Schaltung 9202 zum Komprimieren und Dekomprimieren eines Sprachsignals, einen Lautsprecher 9203, ein Mikrofon 9204, eine TDMA-Schaltung 9206 zum Zeitmultiplexen von digitalen Daten, eine PLL-Schaltung 9210, die konfiguriert ist zum Einstellen einer Trägerfrequenz eines Radiofrequenzsignals, eine RF-Schaltung 9211, die konfiguriert ist zum Senden und Empfangen eines Radiofrequenzsignals, und dergleichen enthalten.

[0158] Weiter kann das Mobiltelefonsystem verschiedene Arten von Speichern, wie z. B. eine nichtflüchtige Speichervorrichtung 9207, ein ROM 9208 und ein SRAM 9209 enthalten. Die nichtflüchtige Speichervorrich- tung 9207 kann die gleiche oder im wesentlichen die gleiche wie die in Fig. 2, Fig. 8 oder Fig. 11 dargestellte sein, und kann konfiguriert sein zum Ausführen eines Datenwiederherstellungs-Leseverfahrens und eines Soft-Decision-Leseverfahrens, die mit Bezug auf Fig. 12 bis Fig. 20 beschrieben wurden. Das ROM 9208 kann verwendet werden zum Speichern von Programmen, und das RAM 9209 kann verwendet werden als ein Arbeitsbereich für den System-Steuermikrocomputer 9212 und/oder zum temporären Speichern von Daten. Hierbei ist der Systemsteuermikrocomputer 9212 ein Prozessor, der konfiguriert ist zum Steuern von Schreib- und Lese-Operationen der nichtflüchtigen Speichervorrichtung 9207.

[0159] Fig. 26 ist ein Blockschaltplan, der schematisch eine Speicherkarte darstellt, bei der eine nichtflüchti- ge Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts angewendet wird. Ein Spei- cherkarte kann zum Beispiel eine MMC-Karte, eine SD-Karte, eine Multiuse-Karte, eine Mikro-SD-Karte, ein Memory-Stick, eine Compact-SD-Karte, eine ID-Karte, PCMCIA-Karte, eine SSD-Karte, eine Chip-Karte, eine Smartcard, eine USB-Karte oder dergleichen sein.

[0160] Bezug nehmend auf Fig. 26 kann eine Speicherkarte eine Schnittstellenschaltung 9221 zum Verbin- den mit einer externen Vorrichtung, einen Kontroller 9222, der einen Pufferspeicher enthält und einen Betrieb der Speicherkarte steuert, und zumindest eine nichtsflüchtige Speichervorrichtung 9207 enthalten. Die nicht- flüchtige Speichervorrichtung 9207 kann die gleiche oder die im wesentlichen gleich wie die in Fig. 2, Fig. 8 oder Fig. 21 dargestellte sein, und kann konfiguriert sein zum Ausführen eines Datenwiederherstellungs-Le- severfahrens und eines Soft-Decision-Leseverfahrens, die mit Bezug auf die Fig. 12 bis Fig. 20 beschrieben

21/52 DE 10 2012 108 545 A1 2013.04.04 wurden. Der Kontroller 9222 kann ein Prozessor sein, der konfiguriert ist zum Steuern von Schreib- und Lese- operationen der Flash-Speichervorrichtung 9207. Insbesondere kann der Kontroller 9222 mit der nichtflüchti- gen Speichervorrichtung 9207 und der Schnittstellenschaltung 9221 über einen Datenbus DATA und einen Adressbus ADDRESS gekoppelt sein.

[0161] Fig. 27 ist ein Blockschaltplan, der schematisch eine digitale Fotokamera darstellt, bei der eine nicht- flüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts angewendet wird.

[0162] Bezug nehmend auf Fig. 27 kann eine digitale Fotokamera einen Körper 9301, einen Steckplatz 9302, eine Linse 9303, eine Anzeigeschaltung 9308, einen Verschlussknopf 9312, einen Blitz 9318 und dergleichen enthalten. Insbesondere kann eine Speicherkarte 9331 in den Steckplatz 9302 eingesetzt werden und zumindest eine nichtflüchtige Speichervorrichtung 9207 gemäß Ausführungsformen des erfinderischen Konzepts enthalten. Die nichtflüchtige Speichervorrichtung 9207 kann die gleiche oder im wesentlichen die gleiche wie die in Fig. 2, Fig. 8 oder Fig. 21 dargestellte sein, und kann konfiguriert sein zum Ausführen eines Datenwie- derherstellungs-Leseverfahrens und eines Soft-Decision-Leseverfahrens, die mit Bezug auf die Fig. 12 bis Fig. 20 beschrieben wurden.

[0163] Wenn die Speicherkarte 9331 eine Speicherkarte vom Kontakttyp ist, kann eine elektrische Schaltung auf einer Leiterplatte elektrisch verbunden werden mit der Speicherkarte 9331, wenn diese in den Steckplatz 9308 eingeführt wird. In dem Fall, dass die Speicherkarte 9331 eine Speicherkarte vom Nichtkontakttyp ist, kann eine elektrische Schaltung auf einer Leiterplatte mit der Speicherkarte 9331 in Verbindung stehen durch Radiofrequenz- oder Funk-Verbindung.

[0164] Fig. 28 ist ein Diagramm, das verschiedene Systeme darstellt, bei denen eine Speicherkarte aus Fig. 27 angewendet wird.

[0165] Bezug nehmend auf Fig. 28 kann eine Speicherkarte 9331 angewendet werden bei einer Videokamera VC, einem Fernseher TV, einer Audio-Vorrichtung AV, einem Spielgerät GM, einer elektronischen Musikvor- richtung EMD, einem Mobiltelefon HP, einem Computer CP, einem persönlichem digitalen Assistenten PDA, einem Stimmrekorder VR, einer PC-Karte PCC und dergleichen.

[0166] Fig. 29 ist ein Blockschaltplan, der schematisch ein Bildsensorsystem darstellt, bei dem eine nicht- flüchtige Speichervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts angewendet wird.

[0167] Bezug nehmend auf Fig. 29 kann ein Bildsensorsystem einen Bildsensor 9332, eine Eingabe-/Ausga- be-Vorrichtung 9336, ein RAM 9348, eine CPU 9344 und eine nichtflüchtige Speichervorrichtung 9354 enthalten. Die nichtflüchtige Speichervorrichtung 9354 kann die gleiche oder die im wesentlichen gleiche wie die in Fig. 2, Fig. 8 oder Fig. 21 dargestellte sein, und kann konfiguriert sein zum Ausführen eines Datenwiederher- stellungs-Leseverfahrens und eines Soft-Decision-Leseverfahrens, die mit Bezug auf die Fig. 12 bis Fig. 20 beschrieben wurden. Elemente in Fig. 21, d. h. der Bildsensor 9332, die Eingabe-/Ausgabe-Vorrichtung 9336, das RAM 9348, die CPU 9344 und die nichtflüchtige Speichervorrichtung 9354 können miteinander kommuni- zieren über einen Bus 9352. Der Bildsensor 9332 kann einen Fotofühler wie z. B. ein Foto-Gate, eine Foto- Diode oder dergleichen enthalten. Jedes Element kann aus einem einzelnen Chip zusammen mit einem Pro- zessor oder unabhängig von den Prozessor ausgebildet sein.

[0168] Der oben beschriebene Gegenstand ist veranschaulichend zu betrachten und nicht einschränkend, und die angehängten Ansprüche sind dazu gedacht, alle Modifikationen, Verbesserungen und weitere Aus- führungsformen abzudecken, die innerhalb des wahren Geistes und Umfangs fallen. Somit ist der Umfang bis zum maximal von Gesetzes wegen erlaubten Ausmaß zu bestimmen durch die breitest mögliche Interpreta- tion der folgenden Ansprüche und ihrer Äquivalente und soll nicht beschränkt oder eingeschränkt durch die vorhergehende detaillierte Beschreibung sein.

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ZITATE ENTHALTEN IN DER BESCHREIBUNG

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Zitierte Patentliteratur

- US 7812390 [0049] - US 2008/0084729 [0049] - US 7830720 [0050] - US 2011/0110154 [0063] - US 7800954 [0126] - US 2010/0322007 [0142]

Zitierte Nicht-Patentliteratur

- IEEE-1284 [0152]

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Patentansprüche

1. Soft-Decision-Leseverfahren einer nichtflüchtigen Speichervorrichtung (1000; 2000; 3000) mit: Empfangen eines Soft-Decision-Lesebefehls; Anlegen einer Lesespannung (Vwl2; DR2) an eine ausgewählte Wortleitung (WL); Vorladen von Bitleitungen (BL), die jeweils verbunden sind mit ausgewählten Speicherzellen (A, B, C) der ausgewählten Wortleitung (WL); und kontinuierliches Abtasten von Zuständen der ausgewählten Sprechzellen (A, B, C), wobei die vorgeladenen Spannungen der Bitleitungen (BL) und die an die ausgewählte Wortleitung (WL) angelegte Lesespannung (Vwl2; DR2) nicht variiert werden während des Abtastens von Zuständen der ausgewählten Speicherzellen (A, B, C).

2. Soft-Decision-Leseverfahren nach Anspruch 1, wobei die Abtastzustände der ausgewählten Speicherzel- len (A, B, C) eine Mehrzahl von Abtastoperationen (SO) enthalten, wobei jede Abtastoperation durchgeführt wird durch Variieren von Spannungen von Abtastknoten (SO), die jeweils den Bitleitungen (BL) entsprechen, gemäß Schwellwertspannungen (Vth) der ausgewählten Speicherzellen (A, B, C), Halten von Spannungen der Abtastknoten (SO) und Vorladen der Abtastknoten (SO); und wobei jeweiligen Entwicklungszeiten (t1 bis t6) der Abtastoperationen verschieden voneinander sind.

3. Soft-Decision-Leseverfahren nach Anspruch 2, wobei jeweils bei den Abtastoperationen gehaltene Daten Hard-Decision-Lesedaten und eine Mehrzahl von Soft-Decision-Lesedaten enthalten.

4. Soft-Decision-Leseverfahren nach Anspruch 2, wobei die jeweils bei den Abtastoperationen gehaltenen Daten und eine Mehrzahl von Soft-Decision-Lesedaten enthalten.

5. Soft-Decision-Leseverfahren nach Anspruch 1, wobei das kontinuierliche Abtasten von Zuständen der ausgewählten Speicherzellen (A, B, C) das Halten von Spannungen der Abtastknoten (SO), die jeweils den Bitleitungen (BL) entsprechen, zumindest zweimal als erste Daten und zweite Daten enthält.

6. Soft-Decision-Leseverfahren nach Anspruch 5, wobei die ersten Daten anzeigen, dass eine Speicherzel- le eine Schwellwertspannung (Vth) besitzt, die höher ist als die Lesespannung (Vwl2; DR2), und dass eine Speicherzelle eine Schwellwertspannung (Vth) besitzt, die um eine vorbestimmte Spannung geringer ist als die Lesespannung (Vwl2; DR2), und die zweiten Daten anzeigen, dass eine Speicherzelle eine Schwellwertspan- nung (Vth) besitzt, die höher ist als die Lesespannung (Vwl2; DR2).

7. Soft-Decision-Leseverfahren nach Anspruch 6, wobei das zweimalige Halten von Spannungen zumindest zweimal als Daten aufweist: Verändern von Spannungen der Abtastknoten (SO) gemäß Schwellwertspannungen der ausgewählten Spei- cherzelle während einer ersten Zeitspanne; Halten der Abtastknoten (SO) als die ersten Daten; Vorladen der Abtastknoten (SO); Variieren von Spannungen der Abtastknoten (SO) gemäß den Schwellwertspannungen der ausgewählten Speicherzellen während einer zweiten Zeitspanne, die verschieden ist von der ersten Zeitspanne; und Halten der Spannungen der Abtastknoten (SO) als die zweiten Daten.

8. Soft-Decision-Leseverfahren nach Anspruch 7, wobei die erste Zeitspanne kürzer ist als die zweite Zeit- spanne, die erste Zeitspanne so festgelegt wird, dass die Speicherzelle mit einer Schwellwertspannung, die um die vorbestimmte Spannung geringer ist als die Lesespannung (Vwl2; DR2), als eine ausgeschaltete Zelle festgelegt wird, und die zweite Spanne so festgelegt wird, dass die Speicherzelle mit einer Schwellwertspan- nung, die um die vorbestimmte Spannung geringer ist als die Lesespannung (Vwl2; DR2), als eine eingeschaltete Zelle festgelegt wird.

9. Nichtflüchtige Speichervorrichtung mit: einem Speicherzellen-Array (100; 3100) mit Speicherzellen, die an Schnittstellen von Wortleitungen (WL) und Bitleitungen (BL) angeordnet sind; eine Zeilenauswahlschaltung (200; 3200), die konfiguriert ist zum Treiben einer ausgewählten der Wortleitun- gen (WL); und eine Lese-/Schreib-Schaltung (500; 3500) mit Speicherseitenpuffern (PB), die jeweils mit den Bitleitungen (BL) verbunden sind; und

24/52 DE 10 2012 108 545 A1 2013.04.04 eine Steuerlogik (400; 2200; 3400), die konfiguriert ist zum Steuern der Lese-/Schreib-Schaltung (500; 3500) und der Zeilenauswahlschaltung (200; 3200), wobei die Steuerlogik (400; 2200; 3400) eine Soft-Decision-Leseoperation steuert, bei der Bitleitungen (BL) vorgeladen werden, die jeweils mit den ausgewählten Speicherzellen einer ausgewählten Wortleitung (WL), die mit einer Lesespannung (Vwl2; DR2) versorgt wird, verbunden sind, und Spannungen der Abtastknoten (SO), die jeweils den Bitleitungen (BL) entsprechen, zumindest zweimal als erste Daten und zweite Daten gehalten werden, während die vorgeladenen Spannungen der Bitleitungen (BL) und eine an die ausgewählte Wortleitung (WL) gelieferte Lesespannung (Vwl2; DR2) nicht variiert werden; und wobei die Steuerlogik (400; 2200; 3400) die jeweiligen Entwicklungszeiten (t1 bis t6) der kontinuierlichen Ab- tastoperationen der Leseoperation variabel steuert.

10. Nichtflüchtige Speichervorrichtung nach Anspruch 9, wobei das Halten von Spannungen der Abtastkno- ten (SO) zumindest zweimal, als erste Daten und als zweite Daten, aufweist: das Variieren von Spannungen der Abtastknoten (SO) gemäß Schwellwertspannungen der ausgewählten Speicherzellen während einer ersten Zeitspanne; Halten der Spannungen der Abtastknoten (SO) als die ersten Daten; Vorladen der Abtastknoten (SO); Variieren von Spannungen der Abtastknoten (SO) gemäß den Schwellwertspannungen (Vth) der ausgewählten Speicherzellen während einer zweiten Zeitspanne, die länger ist als die erste Zeitspanne; und Halten der Spannungen der Abtastknoten (SO) als die zweite Daten, wobei Daten, die jeweils bei den Abtas- toperationen gehalten werden, entweder Hard-Decision-Lesedaten und eine Mehrzahl von Soft-Decision-Le- sedaten oder eine Mehrzahl von Soft-Decision-Lesedaten enthalten.

Es folgen 27 Blatt Zeichnungen

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Anhängende Zeichnungen

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