Methoden Und Beschreibungssprachen Zur Modellierung Und Verifikation Von Schaltungen Und Systemen
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Fakultät für Elektro- und Informationstechnik Institut für Informationstechnik Professur Schaltkreis- und Systementwurf MBMV 2015 | Tagungsband Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen Chemnitz, 03. { 04. M¨arz 2015 Editoren Ulrich Heinkel Daniel Kriesten Marko R¨oßler Steinbeis-Forschungszentrum Systementwurf und Test Impressum Kontaktadressen Technische Universit¨at Chemnitz Professur Schaltkreis- und Systementwurf D-09107 Chemnitz Steinbeis-Stiftung fur¨ Wirtschaftsf¨orderung (StW) { Steinbeis-Forschungszentrum Systementwurf und Test { Haus der Wirtschaft Willi-Bleicher-Str. 19 D-70174 Stuttgart Bibliografische Information der Deutschen Nationalbibliothek Die Deutsche Nationalbibliothek verzeichnet diese Publikation in der Deutschen Nationalbibliografie; detaillierte bibliografische Angaben sind im Internet uber¨ http://dnb.d-nb.de abrufbar. ISBN 978-3-944640-34-1 Urheberrechtshinweis Die Autoren sind fur¨ den Inhalt der Beitr¨age dieses Tagungsbandes verantwortlich. Die Texte und Bilder dieses Werkes unterliegen urheberrechtlichem Schutz. Eine Verwertung, die uber¨ die Gren- zen des Urheberrechtsgesetzes hinausgeht, bedarf der schriftlichen Zustimmung der Autoren und Herausgeber. Vorwort Der Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV 2015) findet nun schon zum 18. mal statt. Ausrichter sind in diesem Jahr die Professur Schaltkreis- und Systementwurf der Technischen Universit¨at Chemnitz und das Steinbeis-Forschungszentrum Systementwurf und Test. Der Workshop hat es sich zum Ziel gesetzt, neueste Trends, Ergebnisse und aktuelle Probleme auf dem Gebiet der Methoden zur Modellierung und Verifikation sowie der Beschreibungssprachen digitaler, analoger und Mixed- Signal-Schaltungen zu diskutieren. Er soll somit ein Forum zum Ideenaustausch sein. Weiterhin bietet der Workshop eine Plattform fur¨ den Austausch zwischen Forschung und Industrie sowie zur Pflege bestehender und zur Knupfung¨ neuer Kontakte. Jungen Wissenschaftlern erlaubt er, ihre Ideen und Ans¨atze einem breiten Publikum aus Wissenschaft und Wirtschaft zu pr¨asentieren und im Rahmen der Ver- anstaltung auch fundiert zu diskutieren. Sein langj¨ahriges Bestehen hat ihn zu einer festen Gr¨oße in vielen Veranstaltungskalendern gemacht. Traditionell sind auch die Treffen der ITG Fachgruppen an den Workshop angegliedert. In diesem Jahr nutzen zwei im Rahmen der InnoProfile-Transfer-Initiative durch das Bundesministerium fur¨ Bildung und Forschung gef¨orderte Projekte den Workshop, um in zwei eigenen Tracks ihre Forschungsergebnisse einem breiten Publikum zu pr¨asentieren. Vertreter der Projekte Generische Plattform fur¨ Systemzuverl¨assigkeit und Verifikation (GPZV) und GINKO | Generische Infrastruktur zur nahtlosen energetischen Kopplung von Elektrofahrzeugen stellen Teile ihrer gegenw¨artigen Arbeiten vor. Dies bereichert den Workshop durch zus¨atzliche Themenschwerpunkte und bietet eine wertvolle Erg¨anzung zu den Beitr¨agen der Autoren. Unser Dank gilt allen den Autoren, die Beitr¨age eingereicht haben. Wir freuen uns, dass die Kritik der Gutach- ter aufgenommen und in den finalen Versionen umgesetzt wurde. Auch hierfur¨ sprechen wir den Autoren der akzeptierten Beitr¨age unseren Dank aus. Ebenso bedanken wir uns bei den Gutachtern fur¨ die sehr konstruktive Zusammenarbeit und die zielfuhrenden,¨ kritischen und fundierten Gutachten, die den Autoren als eine solide Grundlage fur¨ die Uberarbeitung¨ ihrer Beitr¨age diente. Wir freuen uns, dass wir mit Herrn Uwe Gruner¨ und Herrn Markus Goertz zwei erfahrene Ingenieure fur¨ die Keynotes gewinnen konnten, die einen Einblick in die industrielle Praxis geben. Beiden Sprechern danken wir herzlich fur¨ ihre Beitr¨age. Wir bedanken uns bei unseren Kollegen Prof. G¨oran Herrmann, Dr. Erik Markert und Dr. Marco Dienel fur¨ die geleistete Zuarbeit und die guten Hinweise, die die Vorbereitungen an vielen Stellen erleichtert haben. Ein besonderer Dank geht an Frau Silvia Eppendorfer fur¨ ihre tatkr¨aftige Unterstutzung¨ bei der Planung und Umsetzung des Workshops. Wir hoffen, den Autoren und Zuh¨orern auch in diesem Jahr eine rundum gelungene Veranstaltung mit spannen- den Beitr¨agen und Diskussionen bieten zu k¨onnen. Ulrich Heinkel, Daniel Kriesten, Marko R¨oßler Chemnitz, M¨arz 2015 Inhaltsverzeichnis Inhaltsverzeichnis Vorwort 3 1 Verfahren zur Assertion basierten Verifikation bei der High-Level-Synthese 5 2 Modulare Verifikation von Non-Mainline Chip-Level Funktionen 14 3 Formale Verifikation von eingebetteter Software fur¨ das Betriebssystem Contiki unter Berucksichti-¨ gung von Interrupts 20 4 Towards Verification of Artificial Neural Networks 30 5 SpecScribe { ein pragmatisch einsetzbares Werkzeug zum Anforderungsmanagement 41 6 A Counterexample-Guided Approach to Symbolic Simulation of Hybrid Systems 50 7 Evaluation of a software-based centralized Traffic Management inside run-time reconfigurable regions- of-interest of a mesh-based Network-on-Chip topology 63 8 Ein Verfahren zur Bestimmung eines Powermodells von Xilinx MicroBlaze MPSoCs zur Verwendung in Virtuellen Plattformen 73 9 Modeling Power Consumption for Design of Power- and Noise-Aware AMS Circuits 83 10 Architectural System Modeling for Correct-by-Construction RTL Design 93 11 On the Influence of Hardware Design Options on Schedule Synthesis in Time-Triggered Real-Time Systems 105 12 Symbolic Message Routing for Multi-Objective Optimization of Automotive E/E Architecture Com- ponent Platforms 115 13 Model-based Systems Engeneering with Matlab/Simulink in the Railway Sector 125 14 A new Mapping Method from Fuzzy Logic System into Fuzzy Automaton 135 15 Framework for Varied Sensor Perception in Virtual Prototypes 145 16 HOPE: Hardware Optimized Parallel Execution 155 17 Execution Tracing of C Code for Formal Analysis 160 18 Verbesserung der Fehlersuche in Inkonsistenten Formalen Modellen 165 19 Deriving AOC C-Models from DV Languages for Single- or Multi-threaded Execution using C or C++ 173 ISBN 978-3-00-048889-4 4 1 Verfahren zur Assertion basierten Verifikation bei der High-Level-Synthese Verfahren zur Assertion basierten Verifikation bei der High-Level-Synthese Christian Schott und Marko Rößler und Ulrich Heinkel Professur für Schaltkreis- und Systementwurf Fakultät für Elektrotechnik und Informationstechnik, Technische Universität Chemnitz 09107 Chemnitz {christian.schott,marko.roessler,ulrich.heinkel}@etit.tu-chemnitz.de Zusammenfassung Den Herausforderungen durch immer komplexere Systeme und Schaltkreise wird durch Entwurfsautomatisierung begegnet. Die Erhöhung der Abstraktionsebene beim Entwurf und die automatisierte Verifikation sind dabei wesentliche Eckpfeiler. Aktuelle Werkzeuge zur High-Level-Synthese (HLS) unterstützen Assertions nicht. Im Beitrag werden Verfahren zur Umsetzung von High-Level-Assertions diskutiert und ein Verfahren anhand von Beispielen mit mehreren HLS-Werkzeugen umgesetzt. Die Ergebnisse zeigen, dass aus den Assertions Monitore für die Schaltkreisimplementierung generiert werden können und die zusätzlichen Aufwände hinsichtlich Ressourcen und Zeitverzögerung begrenzt sind. 1. Einführung Die stetige Verkleinerung der Strukturbreiten führt zu größeren und komplexeren Schaltungen in den Schaltkreisen der Halbleiterindustrie. Diese bilden die Grundlage für die effiziente Lösung aktueller Berechnungs- und Kommunikationsaufgaben. In diesem Zusammenhang steigt auch die Komple- xität des Entwurfes und der Verifikation. Nimmt man die exponentiell steigenden NRE-Kosten (engl. Non-Recurring Engineering costs / Einmalkosten) für den Lauf eines Schaltkreises durch eine Fabriklinie hinzu, erklärt sich, dass in aktuellen anwendungsbezogenen Schaltkreisprojekten bis zu 70 Prozent der Aufwände im Bereich Verifikation und Test anfallen [Ber06]. Im Entwurfsprozess wird dem durch Anhebung der Abstraktionsebene, beispielsweise durch die Synthese von Verhal- tensbeschreibungen, begegnet. Die Verifikation wird durch Formalisierung und Automatisierung effektiviert. Mit Assertion basierter Verifkation (ABV, [FKL04]) existiert ein Verfahren, bei dem kritische Rahmenbedingungen während des Entwurfsprozesses formuliert werden, die später durch Simulation, formale Prüfung oder Emulation automatisiert geprüft werden. Eine Alternative zum ASIC bilden FPGA, die heute hinsichtlich Leistungsaufnahme und Performanz mit Mikrocontrollern konkurrieren. Dank der Entwicklungen auf dem Gebiet der High-Level- Synthese (HLS) ist der Anwendungsentwurf im Bereich der digitalen Hardware in Hochsprachen wie C, C++, Java oder Matlab/Simulink inzwischen auch für Softwareingenieure beherrschbar und gewinnt ein breites Einsatzfeld. Im Vergleich zur Softwareentwicklung besteht jedoch noch ISBN 978-3-00-048889-4 5 1 Verfahren zur Assertion basierten Verifikation bei der High-Level-Synthese immer eingeschränkte Unterstützung bei Verifikation und Debugging, insbesondere im Hinblick auf Assertions. Behauptungen (engl. Assertions) können als formale Übersetzung spezifizierter Anforderungen (engl. Requirements) angesehen werden, die einen Nachweis der Übereinstimmung einer Imple- mentierung mit der Spezifikation auf verschiedenen Abstraktionsebenen erlauben. Während der Entwicklung erleichtern Assertions die Fehlersuche und erhöhen damit die Entwurfsproduktivität, weil Simulatoren und formale Werkzeuge den Fehler an einer konkreten Stelle der Entwurfs- beschreibung lokalisieren können. Ein weiterer Vorteil ergibt sich bei der Wiederverwendung von Code-Teilen beziehungsweise Designblöcken,