Spectral PLL Built-In Self-Test for Integrated Cellular Transmitters
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Spectral PLL Built-In Self-Test for Integrated Cellular Transmitters Spektraler PLL-Selbsttest für integrierte Mobilfunktransmitter Der technischen Fakultät der Universität Erlangen-Nürnberg zur Erlangung des akademischen Grades DOKTOR-INGENIEUR vorgelegt von Christian Münker Erlangen - 2010 ii Als Dissertation genehmigt von der Technischen Fakultät der Universität Erlangen-Nürnberg Tag der Einreichung: 30. Oktober 2009 Tag der Promotion: 10. März 2010 Dekan: Prof. Dr.-Ing. Reinhard German Berichterstatter: Prof. Dr.-Ing. Dr.-Ing. habil. Robert Weigel Prof. Dr.-Ing. Heinrich Klar Christian Münker March 10, 2010 iii Die Geburt unseres Sohns Robin, unsere Heirat, zwei Jobwechsel, zwei Umzüge, ein Hauskauf ... ohne die Hilfe meiner geliebten Frau Sylvia Englert und unserer Eltern hätte ich es nie geschafft, meine Arbeit in dieser turbulenten Zeit abzuschließen. Dafür danke ich Euch von Herzen. Spectral PLL Built-In Self-Test for Integrated Cellular Transmitters iv Acknowledgments First of all, I’d like to thank my two supervisors Prof. Dr. Dr. Robert Weigel and Prof. Dr. Heinrich Klar for their kind support and motivation over all the years in spite of geographical distance. My interest in PLL topics was triggered by "old PLL rabbit" Edmund Götz. He also played a vital role in our weekly discussions with Markus Scholz, Burkhard Neurauter and Günter Märzinger at Infineon Technologies revolving around Σ∆PLLs and self-calibration strategies. These discussions sparked-off great chips, several patents and, in the end, this thesis. Markus Scholz also designed the excellent multi-modulus divider block that found its way from the Σ∆PLL into the Σ∆FD and shared countless mugs of coffee with me. Manufacturing and evaluation of the test-chips was made possible by the kind support of Infineon Technologies. Frank Demmerle was especially helpful for long discussions on test and self-test issues, motivation and reading the first horrible versions. Guido Retz, Ludger Schneider-Störmann and Stefanie Marek (www.schreibkonzepte.de) gave me valuable ideas for the final structure of this work. Julien Layole’s contributions on PLL modeling using SystemC gave me impor- tant insights into modeling issues and spectral estimation. Parts of this work were funded by the MEDEA+ project A107 "4G-Radio" and the BMBF project 01M3071 "DETAILS". This work was typeset using the MiKTEX - implementation of LATEX with the TeXnicCenter user interface and the fantastic GhostView / Ghostscript package. Figures were created with XFig / WinFig and references were administrated with the combination of BIBTEX and JabRef. Data was kept secure and up-to-date between many different computers and harddisks by Unison. A big "THANK YOU" to all of you!! Christian Münker March 10, 2010 KURZFASSUNG v Kurzfassung Bis vor wenigen Jahren war die Komplexität von HF-ICs so gering, dass test- unterstützende Designmaßnahmen (Design-for-Test, DfT) oder gar ein Selbst- test (Built-In Self-Test, BIST) unwirtschaftlich gewesen wären. Da man HF- Parameter zudem nur schwer mit ausreichender Genauigkeit auf dem Chip messen konnte, wurde der Produktionstest auf speziellen automatischen HF- Testsystemen (Automated Test Equipment, ATE) durchgeführt. Der allgemeine Trend der letzten Jahre hin zu drahtlosen Anwendungen schaffte einen Mas- senmarkt für komplexe HF-Systems-On-Chip (SOC) mit rapide sinkenden Pro- duktmargen. Wie zuvor bei digitalen ICs wurde der Produktionstest auch für HF-SOCs zum Flaschenhals; DfT und BIST wurden zur ökonomischen Notwen- digkeit. Sigma-Delta-modulierte Fractional-N Phase-Locked Loops (Σ∆PLLs) gehören zu den Schlüsselkomponenten in heutigen HF-SOCs; sie erzeugen und modu- lieren rauscharme HF-Trägersignale mit kurzer Einschwingzeit. Die enge Ver- zahnung von analogen und digitalen Blöcken in Σ∆PLLs und deren vollständige Kapselung im SOC erschwert jedoch deren Produktionstest und damit den Test des gesamten HF-SOCs. Da erprobte digitale DfT-Methoden ungeeignet sind, um die vielfältigen HF- Spezifikationen abzudecken, wird ein neuer Ansatz für den autonomen, spezifi- kationsgetriebenen Test von Σ∆PLLs in SOCs benötigt. HF-Geräte müssen stren- ge Standards erfüllen, die ganz überwiegend in der Frequenzebene spezifiziert sind, wie z.B. die Sendebandbreite. In dieser Arbeit wurde daher ein spektraler PLL BIST (SP-BIST) entwickelt, um spektrale Eigenschaften von integrierten Σ∆PLLs auf dem Chip ohne externe Messgeräte zu ermitteln und digital auszu- geben. Der SP-BIST beinhaltet einen Stimulusgenerator zur Modulation der PLL und einen Block, der die HF-Antwort der PLL spektral bewertet. Es musste zunächst eine Simulationsmethodik entwickelt werden, um das Zu- sammenspiel der RF- und Digitalblöcke von Σ∆PLL und SP-BIST im Frequenz- und Zeitbereich vorherzusagen. Unter Verwendung eines Standard-VHDL- Simulators konnten damit u.a. die PLL-Schleifenbandbreite und das Phasen- rauschen bei 4 GHz mit einem Noise Floor von -200 dBc/Hz simuliert werden. Der digitale Stimulusgenerator erzeugt Zweitonsignale mit einer Frequenz von 16 . 180 kHz und einem Spurious-Free Dynamic Range (SFDR) von 60 dB. Die PLL wird digital über das Fractional-Frequenzwort moduliert. Das Zwei- tonsignal steht sowohl als Sigma-Delta-modulierter Bitstrom zur Verfügung als auch in paralleler Form und ist damit ein vielseitiges Testsignal auch für andere Spectral PLL Built-In Self-Test for Integrated Cellular Transmitters vi KURZFASSUNG analoge und mixed-signal-Blöcke auf dem Chip. Das HF-Signal der PLL wird mit einem digitalen Sigma-Delta-Frequenz-Dis- kriminator (Σ∆FD) gleichzeitig demoduliert und digitalisiert. Der demodulier- te Bitstrom wird in einem Multiraten-Bandpassfilter vierter Ordnung mit einer Bandbreite von 0,8 kHz und einem digitalen Hüllkurvendetektor spektral bewer- tet. Dabei wird ein SFDR von 45 dB erzielt, der Rauschboden liegt bei L = 80 dBc/Hz. Die Mittenfrequenz des Bandpasses wird mit einem einzigen Para- meter− in Schritten von 300 Hz im Bereich von 10 . 200 kHz abgestimmt. Der niedrige Ausschnittsverlust des Filters verursacht einen reproduzierbaren Ampli- tudenfehler von weniger als 0.5 dB für Einzeltöne. Dieser und andere systema- tische Fehler können leicht mit einer Kalibrationsmessung entfernt werden. Die resultierende Standardabweichung des PLL-Frequenzgangs, gemessen mit dem On-Chip Stimulusgenerator, ist 0.05 dB. Die Messdauer beträgt 3 ms pro Frequenzpunkt, Messwerte werden über ein minimales Testinterface als statisches Wort ausgegeben und ermöglichen damit auch einen RF-Test der PLL auf Wafer Level. Mit der Einschränkung des relativ geringen SFDR können auch das In-Band Pha- senrauschen und die Modulationsmaske bewertet werden. Diese On-Chip Extrak- tion der spektralen Parameter stellt eine effiziente Kompression der analogen Da- ten dar und kann direkt mit den Spezifikationen im Frequenzbereich verglichen werden. Durch Messung der PLL-Bandbreite und des Spektrums können funk- tionale und parametrische Ausfälle ermittelt werden. Stimulusgenerator und Bandpassfilter basieren auf verlustlosen Resonatoren, die guten Rauschabstand und Stabilität auch bei kurzen Wortbreiten garantieren. Re- sonanzfrequenz bzw. Bandbreite werden mit einem Parameter mit annähernd li- nearer Abhängigkeit eingestellt. Durch diese einfache Beziehung eignet sich das Verfahren auch für einen Selbstabgleich. Der SP-BIST wurde auf einem hochintegrierten GSM / UMTS-Transceiver-Chip mit zwei 4 GHz Σ∆PLLs in einer 130 nm CMOS-Technologie integriert, ohne die Signalqualität zu beeinträchtigen. Die volldigitale Implementierung ist ro- bust gegen Technologieschwankungen und benötigt eine zusätzliche Fläche von weniger als 0,06 mm2, die durch die Reduktion der Testzeit um 150 ms und die verbesserte Testabdeckung mehr als ausgeglichen wird. Der Transceiver-Chip wurde getestet und zeigt die erwartete SP-BIST Funktionalität. Christian Münker March 10, 2010 ABSTRACT vii Abstract Until a few years ago, RF ICs were low complexity devices that required no Design-for-Test (DfT) or Built-In Self-Test (BIST) features. Additional test blocks would have been uneconomical for these small devices and RF parame- ters could not be measured with sufficient precision on-chip. Instead, production test was performed on automated test equipment. Since then, a general trend towards wireless applications has turned RF ICs into high volume System-On- Chip (SOC) commodity products with dwindling gross margins. As before with digital ICs, production test has become a bottle-neck for cost sensitive consumer markets, turning DfT and BIST into an economic necessity for RF SOCs as well. Sigma-delta modulated fractional-N Phase-Locked Loops (Σ∆PLLs) are key components of today’s wireless transceivers for the generation and modulation of low-noise RF carrier signals with fast settling times. The tight interaction of analog and digital blocks makes Σ∆PLLs - and as a consequence the whole RF SOC - hard to test, especially as the analog ports of PLLs embedded in SOCs are inaccessible from the outside. As digital DfT methods cannot address the rich analog and RF parameter space, a new approach for the autonomous, specification oriented test of Σ∆PLLs in RF SOCs is needed. RF applications have to fulfill tight spectral requirements, spec- ified by parameters like frequency response or the level of spurious sidebands. In this work, a Spectral PLL BIST (SP-BIST) for on-chip analysis of the spectral properties of Σ∆PLLs is developed that requires no external RF test equipment and does not disturb critical RF paths. The SP-BIST contains a stimulus genera- tor