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HyperTransport und PCI Express Moderne Systeme verlangen schnelle I/O-Verbindungen (Teil 2)

Siegfried W. Best, Redaktion elektronik industrie Die zunehmenden Geschwindigkeitsanforderungen führen zu se- riellen I/O-Lösungen sowohl auf Chip- wie auch auf Boardebene. Nach der Betrachtung von Hypertransport im ersten Teil dieses Beitrags (elektronik industrie 3-2004, S. 24) folgt nun im abschlie- ßenden zweiten Teil der PCI Express, der von gepuschte PCI- Nachfolger, den die Firma auch als wichtigste Chip-zu-Chip-Ver- bindung der Zukunft ansieht.

Cs mit dem in Teil 1 beschriebenen 2002 fertiggestellt. Das war schnellen Hypertransport-Interconnect gleichzeitig der Startpunkt I sind schon auf vielen Boards zu sehen für die Entwicklung von Pro- und werden in hohen Stückzahlen ausgelie- dukten für/mit PCI Express, fert. Intel setzt seit Mitte 2003 dagegen und dies vor allem getrieben bietet nach eigener Aussage mit PCI Express durch Intel. Der PCI SIG die einzige Chip-zu-Chip-Technologie, die bzw. der Arapahoe Arbeits- die Forderungen der Kommunikationstech- gruppe um Intel, MS, Com- Im Visier von HyperTransport und PCI Express: die AGP- nologie und der Embedded-Industrie nach paq, Dell, IBM und HP war Grafikschnittstelle. einem Verbindungsstandard erfüllt, der so- klar, dass die parallele - wohl in der Kommunikationsindustrie als technologie ihre Grenzen erreicht hat und PCI Express Details auch im Computing-Bereich eingesetzt wer- nur mit hohem Einsatz mehr Leistung aus den kann. Vergleicht man die beiden unter- ihr zu holen ist. Und wegen der zu erwar- Die Basis der Übertragung beim PCI Express schiedlichen Technologien, sieht man doch tenden langen Lebensdauer eines neuen wie auch bei HyperTransport ist die serielle einige Gemeinsamkeiten. I/O-Standards war auch klar, dass Skalier- Punkt-zu-Punkt-Verbindung der Daten nur barkeit eine Schlüsselforderung sein muss- noch über zwei Leitungspaare, genannt te. Deshalb wird PCI Express in Zukunft als Lanes (Empfangs- und Sendepaar, Bild 1). schnelle serielle Verbindung zwischen den Die Übertragung der Binärinformation er- Prozessresourcen und den I/O-Slots in einem folgt mittels Low Voltage Differential Signal Computer eingesetzt und bietet Datenraten wie bei HyperTansport und mit den dort ge- von 2,5 Gbit/s mit der Möglichkeit, die Leis- nannten Vorteilen (siehe auch den am Ende tung bis zu 8 Gbit/s zu skalieren. PCI Express des Artikels genannten Link zu LVDS). Eine erfüllt aber weitere Forderungen, die an ein Lane kann maximal 200 MBytes/s (100 in I/O-Verbindungssystem der nächsten Gene- Sende- und 100 MBytes in Empfangs- ration gestellt werden: richtung) übertragen. Durch Verwendung Kosten wie oder unter PCI von bis zu 32 Lanes ergibt sich die maxi- PCI kompatibles Softwaremodell male Transferrate von PCI Express mit Bild 1: Prinzip des PCI Express Links. Leistung skalierbar über Frequenz oder 6,4 GBytes/s. Wie bei Hypertransport er- zusätzliche Leitungen, hohe Bandbreite folgt die Aufteilung eines Links auf mehrere PCI Express per Pin, geringer Overhead und geringe Lanes transparent für die darüberliegenden Latenz. Schichten. Die verwendete Zahl an Lanes Da der 32-bit PCI-Bus mit seinen theoreti- und die genutzte Übertragungsfrequenz schen 133 MBytes/s bzw. in der Praxis er- wird beim Herauffahren des Systems selbst- reichten 100 MBytes/s an seine Grenzen ge- ständig initiiert, ohne Unterstützung durch stoßen ist und die schnelleren Derivate wie BIOS oder Software. Da eine paket- PCI-2.2, PCI-X oder PCI 64 bit nur sehr auf- orientierte Punkt-zu-Punkt-Verbindung ver- wändig einzusetzen sind, bestand die Not- wendet wird, können mehrere angeschlos- wendigkeit, eine neue Generation eines I/O- sene Komponenten gleichzeitig Daten Busses zu entwickeln. PCI, ursprünglich als austauschen. Chip-zu-Chip-Verbindung gedacht, wurde Das Paketformat unterstützt, damit auch 1990 als Ersatz des ISA-Busses eingeführt. IA32-Architekturen angesprochen werden Er mutierte in den 90er Jahren vom eigentli- können, 32- und 64-bit-Adressen und sieht chen Peripheral Component Interconnect in für eine sicheren Datenfluss spezielle Paket- die I/O Rückwandverdrahtungen von Ser- arten vor, so z. B. Prioritätspakete oder No- vern, in Kommunikations-Plattformen und Snoop-Pakete. Bild 2 zeigt die allgemeine als Compact PCI in Embedded Systeme. Als PCI Express Topologie. natürlicher Nachfolger von PCI wurden von Über einen zusätzlichen Switch wird die der PCI SIG die PCI Express Spezifikationen Punkt-zu-Punkt-Kommunikation zwischen (ehemals NGIO bzw. zuvor 3GIO) im Juli Bild 2: Generelle PCI Express Topologie. unterschiedlichen Peripherie-Komponenten

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(Endpunkten) die keine Speicherzugriffe Steckverbinder ist 84polig, PCI Ex- benötigen möglich, ohne Beteiligung der press vergleichbarer Leistung dage- Hostbridge. Bild 3 zeigt eine zukünftiges gen benötigt z. B. nur 40 Leitun- I/O-System für Desktop/Mobilapplikation gen. Erste PCI Express Designs unter Verwendung von PCI Express. In der werden Mischformen mit dem be- PCI Express-Spezifikation wurden die Pro- stehenden PCI-Formfaktor sein mit bleme des konventionellen Hot Plug abge- Karten ganzer und halber Länge. stellt. Allerdings können alte PCI 2.2 PCI Express löst die Probleme des konven- Steckkarten in PCI Express Syste- Bild 4: Massenspeichersystem HBA mit dem tionellen Hot Plug z. B. dadurch, dass es von men nicht mehr verwendet wer- Brückenbaustein 41210 (Dual PCI-X auf PCI Ex- Anfang an eindesigned wurde. So sind den. press). hardwaremäßige Hot Plug-Register Teil der PCI Express Spezifikation (anders als SH- Verfügbare Komponenten zweite Jahreshälfte angekündigt. Die aktu- PC1.0 welches ein Zusatz ist), sie bieten elle GeForce IC-Serie wurde durch ein neues dem Betriebssystem nativen Hot Plug-Sup- Intel plant PCI Express Connectivity ab Mitte Protokoll (HSI= High Speed Interconnect) port. PCI Express Hot Plug ist in der Basisar- 2004 für alle Desktop-, Server-, Mobil- und PCI Express tauglich gemacht. Kommunikations-Chipsätze anzubieten. Die ersten Chipsätze mit PCI Express werden Schlussbemerkung der Server Chipsatz Lindenhurst und der Workstation Chipsatz Tumwater sein. Beide Der Info-Kasten PCI Express und Hyper- wurden im September 2003 auf der IDF transport auf einen Blick in Teil 1 vergleicht erstmals vorgeführt und werden 2004 in die wesentlichen Parameter beider I/O-Tech- Massenstückzahlen angeboten. Als erstes nologien. Gerade zum Redaktionschluss wird wohl der Workstation-Chipsatz Tum- wurde die HyperTransport Version 2.0 be- water die AGP8X-Grafikschnittstelle erset- kannt, die einen Datendurchsatz von , eine Anwendung, die auch Hyper- 22,4 GBytes/s festschreibt und damit den Transport anzielt (siehe Aufmacherbild). PCI Express Durchsatz um 2,4 Gbytes/s Diese Applikation gestehen die Anhänger übertrifft. An dieser Stelle müssen wir die des HyperTransport-Lagers als Hauptein- Angabe des Info-Kastens in Teil 1 im Punkt satzgebiet auch dem PCI Express zu. Der ‚Sonstiges‘ beim PCI Express korrigieren. Sie Server-Chipsatz Lindenhurst dagegen bietet muss lauten: die direkte Verbindung von Bandbreiten-in- tensiven Komponenten wie z. B. Gigabit- Advanced Power-Management, Advanced RAS, Bild 3: Allzweck Desktop/Mobil I/O-Sys- ohne die bislang erforderlichen Native Hot Plug, Unterstützung für QoS, PCI Express Advanced Switching für Telco- und Netzwerk- tem mit PCI Express. I/O-Brücken-ICs. Weitere ICs mit der schnel- anwendungen len Verbindungen werden sein: Gigabit chitektur definiert und baut auf Standard Ethernet Controller, I/O-Prozessoren für Hot Plug auf. Außerdem bietet es Vorteile RAID (auf mit SCSI, SATA so- Tabelle 1 vergleicht abschließend die Pin- durch die mechanische Auslegung um die wie ) und 41210 PCI Express zu-Bandbreite-Effizienz der neuen I/O-Sys- OEM-Fertigung von Komponenten preis- Bridge, dessen Applikation in einem Mas- teme mit den eingeführten Architekturen wert und zuverlässig gestalten zu können. sen-Speichersystem HBA Bild 4 zeigt. Wei- PCI, PCI-X und AGP 4x. Intel sieht für Hyper- Obwohl die PCI Hot Plug-Spezifikation die tere zukünftige PCI Express Applikationszie- Transport in der Zukunft wenig Chancen, da Hardwareanforderungen beschreibt, defi- le finden sich in Enterprise-Anwendungen die Technik nicht von der PCI SIG unterstützt niert es nicht ein komplettes Modell für die auf Motherboards für Server und Workstati- wird, der zur Zeit über 1 000 Mitglieder an- Handhabung des Einsteckens und Entfer- ons mit mehreren PCI Express- und PCI- gehören. Auf der anderen Seite ist auf die nens von Karten. PCI Express Native unter- Slots. TI kündigte Anfang März mit dem bislang bereits verkauften fast 40 Mio. stützt Legacy PCI Hot Plug ebenso wie XIO1000 den branchenweit ersten PHY- Hypertransport-Ports zu verweisen, die Intel SHPC. Durch Verwendung gemeinsamer Baustein mit PCI Express an. Die TI Roadmap so einfach nicht ignorieren kann. Register wird die Abhängigkeit vom BIOS in Sachen PCI Express zeigt ein komplettes gelöst und auf das Betriebssystem verlagert. Sortiment mit Funktionen für Chip-zuChip- www.Intel.com Intel 410 Was die mechanische Auslegung von PCI Verbindung, E/A-Verbindungen für Adap- Express angeht, ergibt sich gegenüber PCI terkarten sowie eine E/A-Attach-Point zu www.Texas.com Texas Instruments 411 eine große Platzersparnis und völlig neue anderen Schnittstellen wie z. B. 1394, PCI Ansätze beim Design von I/O-Systemen. und USB. Erste PCI Express Grafikkarten mit Weiterführende Artikel gibt es zu folgenden Durch den modularen Ansatz sind neue den neuen -GeForce Chipsätzen ha- Themen: Systemaufteilungen möglich. Ein PCI- ben Asus, Aopen und MSI Modell für die

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