2GB DDR3 SDRAM 72Bit SO-DIMM

Apacer Memory Product Specification 2GB DDR3 SDRAM 72bit SO-DIMM Speed Grade Max Frequency Latency 533MHz CL7 <ul style="display: flex;"><li style="flex:1">CAS </li><li style="flex:1">Component Number of </li></ul><ul style="display: flex;"><li style="flex:1">Part Number Bandwidth </li><li style="flex:1">Density Organization </li></ul><ul style="display: flex;"><li style="flex:1">Composition </li><li style="flex:1">Rank </li></ul><ul style="display: flex;"><li style="flex:1">2GB </li><li style="flex:1">256Mx72 </li><li style="flex:1">256Mx8 * 9 </li></ul>178.A2GCB.AF10C 8.5GB/sec 1066Mbps Specifications zzzzzzSupport ECC error detection and correction On DIMM Thermal Sensor: YES Density:2GB Organization – 256 word x 72 bits, 1rank Mounting 9 pieces of 2G bits DDR3 SDRAM sealed FBGA Package: 204-pin socket type small outline dual in line memory module (SO-DIMM) --- PCB height: 30.0mm --- Lead pitch: 0.6mm (pin) --- Lead-free (RoHS compliant) zzzzzzzzzPower supply: VDD = 1.5V + 0.075V Eight internal banks for concurrent operation ( components) Interface: SSTL_15 Burst lengths (BL): 8 and 4 with Burst Chop (BC) /CAS Latency (CL): 6,7,8,9 /CAS Write latency (CWL): 5,6,7 Precharge: Auto precharge option for each burst access Refresh: Auto-refresh, self-refresh Refresh cycles --- Average refresh period <ul style="display: flex;"><li style="flex:1">7.8 </li><li style="flex:1">at 0℃ < TC < +85℃ </li></ul>㎲3.9 at +85℃ < TC < +95℃ ㎲zOperating case temperature range --- TC = 0℃ to +95℃ zzSerial presence detect (SPD) VDDSPD = 3.0V to 3.6V Apacer Memory Product Specification Features zzzDouble-data-rate architecture; two data transfers per clock cycle. The high-speed data transfer is realized by the 8 bits prefetch pipelined architecture. Bi-directional differential data strobe (DQS and /DQS) is transmitted/received with data for capturing data at the receiver. zzzzDQS is edge-aligned with data for READs; center aligned with data for WRITEs. Differential clock inputs (CK and /CK) DLL aligns DQ and DQS transitions with CK transitions Commands entered on each positive CK edge; data and data mask referenced to both edges of DQS. zzzData mask (DM) for write data. Posted /CAS by programmable additive latency for better command and data bus efficiency. On-Die-Termination (ODT) for better signal quality --- Synchronous ODT --- Dynamic ODT --- Asynchronous ODT zzzzzMulti Purpose Register (MPR) for temperature read out. ZQ calibration for DQ drive and ODT. Programmable Partial Array Self-Refresh (PASR) /RESET pin for Power-up sequence and reset function. SRT range: --- Normal/extended --- Auto/manual self-refresh zProgrammable Output driver impedance control Description The 78.A2GCB.AF10C is a 256MX72 DDR3 SDRAM high density SO-UDIMM. This memory module consists of eighteen CMOS 256MX8 bits with 8 banks DDR3 synchronous DRAMs in BGA packages and a 2K EEPROM in an 8-pin MLF package. This module is a 204-pin small outline dual in line memory module and is intended for mounting into a connector socket. Decoupling capacitors are mounted on the printed circuit board for each DDR3 SDRAM. Apacer Memory Product Specification Pin Configurations 204-PIN DDR3 SO-UDIMM FRONT Pin Name Pin Name Pin Name Pin 204-PIN DDR3 SO-UDIMM BACK <ul style="display: flex;"><li style="flex:1">Name Pin Name Pin Name Pin </li><li style="flex:1">Name </li></ul>A2 Pin Name <ul style="display: flex;"><li style="flex:1">158 VSS </li><li style="flex:1">1</li></ul>3<ul style="display: flex;"><li style="flex:1">VREFDQ 53 </li><li style="flex:1">VSS </li><li style="flex:1">105 </li><li style="flex:1">A1 </li></ul>A0 <ul style="display: flex;"><li style="flex:1">157 </li><li style="flex:1">DM5 </li><li style="flex:1">2</li></ul>468 VSS DQ4 DQ5 VSS 54 56 58 DQ28 106 <ul style="display: flex;"><li style="flex:1">DQ29 108 </li><li style="flex:1">VSS </li></ul>DQ0 DQ1 VSS DM0 DQ2 DQ3 VSS DQ8 DQ9 VSS 55 57 59 61 63 65 67 69 71 73 <ul style="display: flex;"><li style="flex:1">DQ24 107 </li><li style="flex:1">159 DQ42 </li><li style="flex:1">BA1 </li></ul>VDD CK1 CK1# VDD 160 DQ46 <ul style="display: flex;"><li style="flex:1">162 DQ47 </li><li style="flex:1">5</li><li style="flex:1">DQ25 109 VDD 161 DQ43 </li><li style="flex:1">VSS </li><li style="flex:1">110 </li></ul><ul style="display: flex;"><li style="flex:1">7</li><li style="flex:1">DM3 </li></ul>VSS <ul style="display: flex;"><li style="flex:1">111 CK0 163 </li><li style="flex:1">VSS </li><li style="flex:1">60 DQS3# 112 </li></ul>DQS3 114 VSS 116 <ul style="display: flex;"><li style="flex:1">164 </li><li style="flex:1">VSS </li></ul><ul style="display: flex;"><li style="flex:1">9</li><li style="flex:1">113 CK0# 165 DQ48 </li><li style="flex:1">10 DQS0# 62 </li><li style="flex:1">166 DQ52 </li></ul><ul style="display: flex;"><li style="flex:1">168 DQ53 </li><li style="flex:1">11 </li></ul>13 15 17 19 21 23 DQ26 115 VDD 167 DQ49 DQ27 117 A10/AP 169 VSS 12 14 DQS0 VSS 64 66 68 70 72 74 76 78 80 DQ30 118 NC/CS3# 170 DQ31 120 NC/CS2# 172 VSS <ul style="display: flex;"><li style="flex:1">DM6 </li><li style="flex:1">VSS </li></ul>CB0 CB1 VSS <ul style="display: flex;"><li style="flex:1">119 BA0 171 DQS6# 16 </li><li style="flex:1">DQ6 </li></ul>DQ7 VSS 121 WE# 173 DQS6 123 VDD 175 VSS 125 CAS# 177 DQ50 18 20 22 24 26 28 VSS CB4 CB5 DM8 VSS CB6 CB7 122 124 126 128 130 132 134 RAS# VDD 174 DQ54 176 DQ55 DQ12 DQ13 VSS ODT0 ODT1 A13 <ul style="display: flex;"><li style="flex:1">178 </li><li style="flex:1">VSS </li></ul>75 DQS8# 127 CS0# 179 DQ51 DQS8 129 CS1# 181 VSS 180 DQ60 <ul style="display: flex;"><li style="flex:1">182 DQ61 </li><li style="flex:1">25 DQS1# 77 </li></ul>27 29 31 33 35 37 39 41 DQS1 VSS 79 81 83 85 87 89 91 93 VSS CB2 CB3 VDD 131 VDD 183 DQ56 133 DQ32 185 DQ57 <ul style="display: flex;"><li style="flex:1">DM1 </li><li style="flex:1">VDD </li><li style="flex:1">184 </li><li style="flex:1">VSS </li></ul><ul style="display: flex;"><li style="flex:1">30 RESET# 82 </li><li style="flex:1">DQ36 </li></ul>DQ37 VSS 186 DQS7# <ul style="display: flex;"><li style="flex:1">188 DQS7 </li><li style="flex:1">DQ10 </li></ul>DQ11 VSS 135 DQ33 187 137 VSS 189 VSS DM7 32 34 36 38 40 42 VSS DQ14 DQ15 VSS 84 VREFCA 136 86 88 90 92 94 96 98 VDD A15* A14* A9 138 140 142 144 146 148 150 152 <ul style="display: flex;"><li style="flex:1">190 </li><li style="flex:1">VSS </li></ul>CKE0 139 DQS4# 191 DQ58 CKE1 141 DQS4 193 DQ59 <ul style="display: flex;"><li style="flex:1">DM4 </li><li style="flex:1">192 DQ62 </li></ul><ul style="display: flex;"><li style="flex:1">194 DQ63 </li><li style="flex:1">DQ16 </li></ul>DQ17 VSS DQ38 DQ39 VSS <ul style="display: flex;"><li style="flex:1">BA2 </li><li style="flex:1">143 VSS 195 </li></ul>145 DQ34 197 VSS SA0 DQ20 DQ21 DM2 <ul style="display: flex;"><li style="flex:1">196 </li><li style="flex:1">VSS </li></ul><ul style="display: flex;"><li style="flex:1">VDD </li><li style="flex:1">VDD </li></ul>A11 A7 198 EVENT#* <ul style="display: flex;"><li style="flex:1">43 DQS2# 95 A12/BC# 147 DQ35 199 VDDSPD 44 </li><li style="flex:1">DQ44 </li></ul>DQ45 VSS 200 202 204 SDA SCL VTT 45 47 DQS2 VSS 97 99 A8 A5 149 VSS 201 151 DQ40 203 153 DQ41 SA1 VTT 46 48 50 52 VSS DQ22 100 DQ23 102 A6 <ul style="display: flex;"><li style="flex:1">49 </li><li style="flex:1">DQ18 </li></ul>DQ19 101 103 VDD A3 VDD A4 154 DQS5# <ul style="display: flex;"><li style="flex:1">156 DQS5 </li><li style="flex:1">51 </li><li style="flex:1">155 VSS </li><li style="flex:1">VSS </li><li style="flex:1">104 </li></ul>Notes: * These pins are not used in this module. Apacer Memory Product Specification Pin Description <ul style="display: flex;"><li style="flex:1">Pin name </li><li style="flex:1">Function </li></ul>Address input <ul style="display: flex;"><li style="flex:1">A0 to A14 </li><li style="flex:1">Row address </li><li style="flex:1">A0 to A14 </li></ul><ul style="display: flex;"><li style="flex:1">A0 to A9 </li><li style="flex:1">Column address </li></ul>Auto precharge Burst chop A10 (AP) A12 (/BC) BA0,BA1,BA2 DQ0 to DQ63 /RAS Bank select address Data input/output Row address strobe command Column address strobe command Write enable /CAS /WE /CS0,/CS1 CKE0,CKE1 CK0,CK1 /CK0,/CK1 DQS0 to DQS7,/DQS0 to /DQS7 DM0 to DM7 SCL Chip select Clock enable Clock input Differential clock input Input and output data strobe Input mask Clock input for serial PD Data input/output for serial PD Serial address input Power for internal circuit Power for serial EEPROM Reference voltage for CA Reference voltage for DQ Ground SDA SA0,SA1 VDD VDDSPD VREFCA VREFDQ VSS <ul style="display: flex;"><li style="flex:1">VTT </li><li style="flex:1">I/O termination supply for SDRAM </li></ul>Set DRAM to known state ODT control /RESET ODT0,ODT1 <ul style="display: flex;"><li style="flex:1">/EVENT </li><li style="flex:1">Temperature event pin </li></ul><ul style="display: flex;"><li style="flex:1">No connection </li><li style="flex:1">NC </li></ul>Apacer Memory Product Specification Functional Block Diagram Figure 2: Functional Block Diagram S0# BA[2:0] A[15/14/13:0] RAS# BA[2:0]: DDR3 SDRAM A[15/14/13:0]: DDR3 SDRAM RAS#: DDR3 SDRAM CAS#: DDR3 SDRAM WE#: DDR3 SDRAM DQS0# DQS0 DM0 DQS4# DQS4 DM4 CAS# DM CS# DQ DQS# DQ DM CS# DQ DQS# WE# DQ DQ DQ DQ DQ DQ DQ DQ DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 DQ DQ DQ DQ DQ DQ DQ CKE0 CKE0: DDR3 SDRAM ODT0: DDR3 SDRAM RESET#: DDR3 SDRAM ODT0 <ul style="display: flex;"><li style="flex:1">U1 </li><li style="flex:1">U6 </li></ul>RESET# CK0 CK0# <ul style="display: flex;"><li style="flex:1">ZQ </li><li style="flex:1">ZQ </li></ul>DDR3 SDRAMs DQS1# DQS1 DM1 DQS5# DQS5 DM5 <ul style="display: flex;"><li style="flex:1">V</li><li style="flex:1">V</li></ul>SS CK1 CK1# SS DM CS# DQ DQS# DQ DM CS# DQ DQS# Clock, control, command, and address line terminations: DQ DQ DQ DQ DQ DQ DQ DQ DQ8 DQ9 DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47 DQ DQ DQ DQ DQ DQ DQ DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 DDR3 <ul style="display: flex;"><li style="flex:1">U2 </li><li style="flex:1">U7 </li></ul>SDRAM CKE0, A[15/14/13:0], <ul style="display: flex;"><li style="flex:1">RAS#, CAS#, WE#, </li><li style="flex:1">V</li></ul>TT ODT0, BA[2:0], S0# <ul style="display: flex;"><li style="flex:1">ZQ </li><li style="flex:1">ZQ </li></ul>DDR3 DQS2# DQS2 DM2 DQS6# DQS6 DM6 SDRAM <ul style="display: flex;"><li style="flex:1">V</li><li style="flex:1">V</li></ul><ul style="display: flex;"><li style="flex:1">SS </li><li style="flex:1">SS </li></ul>CK CK# VDD DM CS# DQ DQS# DQ DM CS# DQ DQS# DQ DQ DQ DQ DQ DQ DQ DQ DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 DQ DQ DQ DQ DQ DQ DQ <ul style="display: flex;"><li style="flex:1">U10 </li><li style="flex:1">U3 </li><li style="flex:1">U8 </li></ul>Temperature sensor/ <ul style="display: flex;"><li style="flex:1">SDA </li><li style="flex:1">SCL </li></ul>SPD EEPROM ZQ ZQ EVT A0 A1 A2 DQS7# DQS7 DM7 DQS3# DQS3 DM3 <ul style="display: flex;"><li style="flex:1">V</li><li style="flex:1">V</li></ul><ul style="display: flex;"><li style="flex:1">SA2 </li><li style="flex:1">SA0 SA1 </li></ul>EVENT# <ul style="display: flex;"><li style="flex:1">SS </li><li style="flex:1">SS </li></ul>DM CS# DQ DQS# DQ DM CS# DQ DQS# DQ DQ DQ DQ DQ DQ DQ DQ DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 DQ DQ DQ DQ DQ DQ DQ <ul style="display: flex;"><li style="flex:1">U4 </li><li style="flex:1">U9 </li></ul>ZQ ZQ DQS8# DQS8 DM8 <ul style="display: flex;"><li style="flex:1">V</li><li style="flex:1">V</li></ul><ul style="display: flex;"><li style="flex:1">SS </li><li style="flex:1">SS </li></ul>V Temperature sensor/SPD EEPROM DDR3 SDRAM DDSPD DM CS# DQ DQS# DQ DQ DQ DQ DQ DQ DQ DQ CB0 CB1 CB2 CB3 CB4 CB5 CB6 CB7 VDD <ul style="display: flex;"><li style="flex:1">V</li><li style="flex:1">Control, command, and address termination </li></ul>DDR3 SDRAM TT REFCA U5 VV DDR3 SDRAM DDR3 SDRAM REFDQ ZQ VSS VSS 1. Note: The ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor that is tied to ground. It is used for the calibration of the component’s ODT and output driver. Apacer Memory Product Specification Dimensions (All dimensions are in millimeters with ±0.15mm tolerance unless specified otherwise.)

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