Engineering Specification for the KA43 Processor Module Revision 1.0 1–May–1989 COMPANY CONFIDENTIAL RESTRICTED DISTRIBUTION

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<p>Engineering Specification for the <br>KA43 Processor Module </p><p>Revision 1.0 1–May–1989 </p><p>COMPANY CONFIDENTIAL RESTRICTED DISTRIBUTION <br>COPYRIGHT (c) 1989 by DIGITAL EQUIPMENT CORPORATION </p><p>This information shall not be disclosed to non-Digital personnel or generally distributed within Digital. Distribution&nbsp;is restricted to persons authorized and designated by the responsible engineer or manager.&nbsp;This document shall not be left unattended, and when not in use shall be stored in a locked storage container. </p><p>The information in this document is subject to change without notice and should not be construed as a commitment by Digital Equipment Corporation. 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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.2 General&nbsp;Description .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.3 Applicable&nbsp;Documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>1112</p><p><strong>Chapter 2&nbsp;KA43 ROM MEMORY </strong>. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </p><p>2.1 System Board ROM&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2 Network Address ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.3 Option Board ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>3334</p><p><strong>Chapter 3&nbsp;DC520 RIGEL CENTRAL PROCESSOR&nbsp;</strong>. . . . . . . . . . . . . . . . . . . . . . . . </p><p>3.0.1 Processor State&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>3.0.1.1 General&nbsp;Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.1.2 Processor Status Longword&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.1.3 Internal&nbsp;Processor Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>3.0.1.3.1 KA43&nbsp;VAX Standard Internal Processor Registers&nbsp;. . . . . . . . . . . . . . . . . . . 3.0.1.3.2 KA43&nbsp;Unique Internal Processor Registers . . . . . . . . . . . . . . . . . . . . . . . . . <br>3.0.2 Process&nbsp;Structure .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.3 Data Types&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.4 Instruction Set&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.5 Memory&nbsp;Management .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>3.0.5.1 Translation Buffer&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.5.2 Memory&nbsp;Management Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>3.0.6 Interrupts&nbsp;And Exceptions&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>3.0.6.1 Interrupts&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.2 Exceptions&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.3 Information Saved On A Machine Check Exception . . . . . . . . . . . . . . . . . . . . . <br>3.0.6.3.1 Byte&nbsp;Count .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.3.2 "R"&nbsp;- Vax Restart Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.3.3 Machine&nbsp;Check Code Parameter&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.3.4 Contents of the RIGEL CPU’s internal VA Register&nbsp;. . . . . . . . . . . . . . . . . . 3.0.6.3.5 Contents of the RIGEL CPU’s internal VIBA Register&nbsp;. . . . . . . . . . . . . . . . 3.0.6.3.6 ICCS&nbsp;Register Bit&lt;6&gt; Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.3.7 SISR&nbsp;Register Bits&lt;15:0&gt; Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.3.8 Internal&nbsp;State Information&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.3.9 Contents of the Shift Count (SC) Register . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.3.10 Contents of the Program Counter (PC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.3.11 Contents of the Process Status Longword (PSL)&nbsp;. . . . . . . . . . . . . . . . . . . . <br>3.0.6.4 Machine&nbsp;Check Error Register (MCESR) IPR 38&nbsp;. . . . . . . . . . . . . . . . . . . . . . . <br>55567<br>11 12 13 13 13 14 14 15 17 17 18 20 20 21 21 23 24 24 24 24 24 25 25 25 </p><p><strong>iii </strong></p><p>3.0.6.5 System Control Block (SCB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.6.6 The&nbsp;Hardware Halt Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>3.0.7 System Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>3.0.7.1 System Identification Register (SID) IPR 62&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . 3.0.7.2 System Type Register (SYS_TYPE)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>3.0.8 Accelerator Control and Status Register (ACCS) IPR 40 . . . . . . . . . . . . . . . . . . . . <br>25 27 29 29 30 30 </p><p><strong>Chapter 4&nbsp;DC520 CPU REFERENCES </strong>. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </p><p>4.0.1 CPU References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>4.0.1.1 Instruction-Stream Read references . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.0.1.2 Data-Stream Read references . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.0.1.3 Write&nbsp;References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>33 33 33 33 33 </p><p><strong>Chapter 5&nbsp;DC523 RIGEL FPU&nbsp;</strong>. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </p><p>5.0.1 Floating&nbsp;Point Accelerator Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.0.2 Floating&nbsp;Point Accelerator Data Types&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.0.3 Operand&nbsp;and Result Transfer&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.0.4 Powerup&nbsp;State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>35 35 35 36 36 </p><p><strong>Chapter 6&nbsp;CACHE_MEMORY </strong>. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>37 </p><p></p><ul style="display: flex;"><li style="flex:1">37 </li><li style="flex:1">6.1 Cacheable&nbsp;References .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </li></ul><p>6.2 Primary&nbsp;Cache Overview&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>6.2.1 Primary&nbsp;Cache Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.2 Primary&nbsp;Cache Address Translation&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.3 Primary&nbsp;Cache Data Block Allocation&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.4 Primary&nbsp;Cache Behavior on Writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.5 Primary&nbsp;Cache Internal Processor Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>6.2.5.1 Primary&nbsp;Cache Status Register (PCSTS) - IPR 127&nbsp;. . . . . . . . . . . . . . . . . . . . . 6.2.5.2 Error Address Register (PCERR) - IPR 126&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.5.3 Primary&nbsp;Cache Index Register (PCIDX) - IPR 125 . . . . . . . . . . . . . . . . . . . . . . 6.2.5.4 Primary&nbsp;Cache Tag Array Register (PCTAG) - IPR 124&nbsp;. . . . . . . . . . . . . . . . . . <br>6.2.6 Writing&nbsp;and Read the Primary Cache Tag Array . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.7 Primary&nbsp;Cache Error recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.8 Primary&nbsp;Cache Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.9 Primary&nbsp;Cache Diagnostics&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.10 Error Handling by the Primary Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>6.2.10.1 Primary&nbsp;Cache Error Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>38 38 39 41 41 41 41 44 45 46 46 46 47 47 47 50 </p><p>6.3 Backup Cache Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>6.3.1 Backup&nbsp;Cache Organization&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.3.2 Backup&nbsp;Cache Address Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.3.3 Backup&nbsp;Cache Data Block Allocation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.3.4 Backup&nbsp;Cache Behavior on Writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>51 52 52 53 54 </p><p><strong>iv </strong></p><p>6.3.5 Maintaining&nbsp;Primary Cache Consistency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>6.3.5.1 Vector Interface Error Status Register (VINTSR) - EPR 123&nbsp;. . . . . . . . . . . . . . 6.3.5.2 Cache&nbsp;Initialization .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.3.5.3 Diagnostics&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>54 54 55 55 </p><p><strong>Chapter 7&nbsp;KA43 SYSTEM ERROR STATUS REGISTER </strong>. . . . . . . . . . . . . . . . . . . . </p><p>57 </p><p><strong>Chapter 8&nbsp;KA43 MISCELLANEOUS I/O REGISTERS&nbsp;</strong>. . . . . . . . . . . . . . . . . . . . . . </p><p>8.1 IO&nbsp;Reset Register (IORESET)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2 Configuration and Test Register (CFGTST)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.3 Halt Code Register (HLTCOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.4 Diagnostic&nbsp;Display Register (DIAGDISP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.5 Parity&nbsp;Control Register (PAR_CTL)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.6 Diagnostic&nbsp;Timer Register (DIAGTIME) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>59 59 60 61 61 61 62 </p><p><strong>Chapter 9&nbsp;KA43 INTERRUPT CONTROLLER&nbsp;</strong>. . . . . . . . . . . . . . . . . . . . . . . . . . . . . </p><p>9.1 Interrupt Sources and Ranking&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.2 Video&nbsp;Interrupt Select Register (VDC_SEL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.3 Interrupt Request Register (INT_REQ)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.4 Interrupt Clear Register (INT_CLR)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.5 Interrupt Mask Register (INT_MSK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.6 Interrupt Vector Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>63 64 64 65 66 66 67 </p><p><strong>Chapter 10&nbsp;KA43 TIME OF YEAR CLOCK </strong>. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </p><p>10.1 Battery&nbsp;Backup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.2 Watch Chip Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.3 Control&nbsp;and Status Registers&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.4 Time&nbsp;of Year Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.5 Non-volatile&nbsp;RAM Storage&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.6 Initialization .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>69 69 69 70 72 72 72 </p><p><strong>Chapter 11&nbsp;KA43 SERIAL LINE CONTROLLER&nbsp;</strong>. . . . . . . . . . . . . . . . . . . . . . . . . . . </p><p>11.1 Line&nbsp;Usage .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.2 Diagnostic&nbsp;Terminal Connection&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.3 Interrupts .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.4 Register Summary&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>75 75 75 76 76 </p><p><strong>v</strong></p><p>11.4.1 Control&nbsp;and Status Register (SER_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.4.2 Receiver Buffer Register (SER_RBUF)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.4.3 Line&nbsp;Parameter Register (SER_LPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.4.4 Transmitter Control Register (SER_TCR)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.4.5 Modem Status Register (SER_MSR)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11.4.6 Transmitter Data Register (SER_TDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>76 78 79 80 81 82 </p><p><strong>Chapter 12&nbsp;KA43 MONOCHROME DISPLAY CONTROLLER&nbsp;</strong>. . . . . . . . . . . . . . . </p><p>12.1 Video&nbsp;Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.2 End-of-frame&nbsp;Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.3 Data Plane Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.4 Display&nbsp;Origin Register (VDC_ORG)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.5 Cursor Coordinate Offsets&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.6 Cursor Generation&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.7 Cursor Control Registers&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.8 Cursor Command Register (CUR_CMD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.9 Loading&nbsp;the Cursor Sprite Pattern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.10 Cursor Region Detectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.11 Displaying&nbsp;a Sprite Cursor&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.12 Displaying&nbsp;a Crosshair Cursor&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.13 Controlling&nbsp;Cursor Plane Outputs&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.14 Blanking&nbsp;the Display&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.15 Cursor Chip Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.16 Power-on Initialization .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>83 83 83 84 84 84 85 85 86 88 89 89 89 90 90 90 90 </p><p><strong>Chapter 13&nbsp;KA43 NETWORK CONTROLLER&nbsp;</strong>. . . . . . . . . . . . . . . . . . . . . . . . . . . . . </p><p>93 <br>13.1 Ethernet Implementation .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>13.1.1 Packet Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.1.2 Network Addresses&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>93 93 94 </p><p></p><ul style="display: flex;"><li style="flex:1">13.2 Lance&nbsp;Chip Overview&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </li><li style="flex:1">94 </li></ul><p>13.3 Program Control of the Lance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>13.3.1 Register Address Port(NI_RAP)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.3.2 Register Data Port(NI_RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.3.3 Control&nbsp;and Status Register 0 (NI_CSR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.3.4 Control&nbsp;and Status Register 1(NI_CSR1)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.3.5 Control&nbsp;and Status Register 2 (NI_CSR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.3.6 Control&nbsp;and Status Register 3(NI_CSR3)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>95 95 96 96 99 <br>100 100 </p><p><strong>vi </strong></p><p>13.4 Interrupts .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.5 DMA&nbsp;Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>101 102 <br>13.6 Initialization Block .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>13.6.1 Initialization Block MODE Word(NIB_MODE)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . 13.6.2 Network Physical Address (NIB_PADR)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.6.3 Multicast Address Filter Mask (NIB_LADRF) . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.6.4 Receive&nbsp;Descriptor Ring Pointer (NIB_RDRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.6.5 Transmit Descriptor Ring Pointer (NIB_TDRP)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . <br>102 103 105 105 106 106 </p><p>13.7 Buffer Management&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>13.7.1 Receive&nbsp;Buffer Descriptor&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.7.2 Transmit Buffer Descriptor&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>107 108 109 </p><p>13.8 Lance&nbsp;Operation .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>13.8.1 Switch Routine&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.8.2 Initialization Routine&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.8.3 Look-for-work Routine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.8.4 Receive&nbsp;Poll Routine&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.8.5 Receive&nbsp;Routine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.8.6 Receive&nbsp;DMA Routine&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.8.7 Transmit Poll Routine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.8.8 Transmit Routine&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.8.9 Transmit DMA&nbsp;Routine .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.8.10 Collision Detect Routine&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>112 112 113 113 113 113 114 114 114 115 115 </p><p></p><ul style="display: flex;"><li style="flex:1">13.9 Lance&nbsp;Programming Notes&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </li><li style="flex:1">115 </li></ul><p></p><p><strong>Chapter 14&nbsp;KA43 SCSI CONTROLLER </strong>. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . </p><p>14.1 SCSI&nbsp;Overview .&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.2 Controller Adapter Overview&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>119 119 121 <br>14.3 SCSI&nbsp;Chip Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . <br>14.3.1 Mode&nbsp;Register (SCS_MODE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.3.2 Initiator Command Register (SCS_INI_CMD) . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.3.3 Target Command Register (SCS_TAR_CMD)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.3.4 Bus&nbsp;and Status Register (SCS_STATUS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.3.5 Current Bus Status Register (SCS_CUR_STAT)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . 14.3.6 Select Enable Register (SCS_SEL_ENA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.3.7 Output Data Register (SCS_OUT_DATA)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.3.8 Current Data Register (SCS_CUR_DATA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.3.9 Input Data Register (SCS_IN_DATA)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.3.10 Start DMA&nbsp;Send Action (SCS_DMA_SEND)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . 14.3.11 Start DMA&nbsp;Initiator Receive Action (SCS_DMA_IRCV) . . . . . . . . . . . . . . . . . . . 14.3.12 Start DMA&nbsp;Target Receive Action (SCS_DMA_TRCV) . . . . . . . . . . . . . . . . . . . . 14.3.13 Reset Interrupt/Error Action (SCS_RESET)&nbsp;. . . . . . . . . . . . . . . . . . . . . . . . . . . <br>121 122 123 124 125 126 126 127 127 127 128 128 128 128 </p>

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